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AMD 自适应计算文档按一组标准设计进程进行组织，以便帮助您查找当前开发任务相关的内容。您可以在设计中心页面上访问 AMD Versal™ 自适应 SoC 设计进程。您还可以使用设计流程助手来更深入了解设计流程，并找到特定于预期设计需求的内容。本文档涵盖了以下设计进程：硬件、IP 和平台开发：为硬件平台创建 PL IP 块、创建 PL 内核、功能仿真以及评估 AMD Vivado™ 时序收敛、...

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用，它与 DMA/Bridge Subsystem for PCI Express 的不同之处在于，后者使用多个 AMD 卡到主机（ C2H ）和主机到卡（ H2C ）通道。本指南适用于面向 AMD...

数十年来，低电压差分信号 (LVDS) 一直是首选差分信号标准。自 LVDS 问世以来，每当电子系统设计人员需要实现高数据速率、低功耗和噪声容限数据和控制链路时，他们都会考虑使用 LVDS。随着系统设计人员利用新型处理器、FPGA 和 ASSP 技术，实现低功耗和高效 LVDS 链路比以往更加重要。新的处理器技术正在以更小的 CMOS工艺几何形状开发，这些几何形状的工作核心电压要低得多，...

在机器人技术爆发式发展的今天，低功耗、安全性和实时处理能力已成为三大核心挑战。Microchip最新推出的PolarFire® FPGA系列，正是为解决这些痛点而生！通过白皮书，深入了解前沿 FPGA 技术如何彻底变革机器人领域。无论是提升能效与实时精度，还是实现卓越的安全性与可靠性，FPGA 正成为新一代机器人系统的核心驱动力。白皮书内容亮点：...

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境（ IDE ）来开始应用加速。AMD Vitis 统一软件平台是面向异构应用的开发环境，这些应用支持各种 AMD 器件，如 AMD Alveo 数据中心加速器卡和自适应 SoC 器件。在 Vitis 环境内，异构系统包含在 x86...

随着航空航天技术的不断发展，卫星的寿命显著延长。在这种情况下，许多卫星的运行寿命现在已超过了相关电信标准的规定寿命。因此，空间应用对重编程性的需求也在增加 [1]。Microsemi® 公司利用其基于 SRAM 的FPGA，即 RTG4™ 满足了这一需求。与前代产品相比，现代 FPGA 可在更低的电压和更高的电流下运行，RTG4也不例外。FPGA 电源要求变得越来越苛刻，...

FPGA 处理能力的提升，以及 I/O（输入/输出）和内存容量的增加，为设计人员实现特定设计提供了多种选择。 不过，使用现代 FPGA 上提供的许多资源时，功耗往往更高。

本应用手册可用于指导将 TPS65219 电源管理集成电路 (PMIC) 集成到为 Xilinx® Zynq® UltraScale+® 系列 MPSoC 供电的系统中。本文档概述了 PMIC 的优势，并为每个电源整合设计提供了电源图示例，以帮助完成设计过程。

采用 LUT6 架构的 AMD 成本优化型 FPGA 提供了一种均衡的解决方案，可实现高性能和低功耗。

Xilinx RFSoC 平台集成了多达 16 个高速射频采样数据转换器器件。这些数据转换器支持高达 7GHz 甚至更高的信号频率。由于在一个器件中实现了这种级别的通道集成，因此传统的无源平衡-非平衡变压器接口与增益级耦合会引发物理布板空间问题。要将所有元件靠近具有如此多通道的数据转换器引脚放置是一项艰巨的任务。此外，变压器和平衡-非平衡变压器传统上具有窄带。因此，...

本指南提供了有关 AMD Vivado™ Design Suite 中包含的 32 位和 64 位 MicroBlaze™ V 软核处理器的信息。该文档旨在用作为处理器硬件架构的指南，随附《RISC-V 指令集手册》第一卷和第二卷。MicroBlaze V 与传统 MicroBlaze 处理器之间完全硬件兼容。本指南包含以下章节第 2 章：MicroBlaze V 架构...

本文描述 AMD Vivado™ 仿真器作为独立工具和作为 Vivado Design Suite 的一部分的具体使用方式，以及如何使用波形查看器来分析和调试设计。记录 RTL 设计的行为仿真，以及已综合设计与已实现设计的功能仿真和时序仿真。

AMD Versal™ AI Core 系列和 Versal AI Edge 系列旨在凭借 AI 引擎机器学习 ( ML ) 架构来提供突破性的 AI 推断加速。这些器件的设计应用范围广泛，包括用于云端动态工作负载以及超高带宽网络，同时还可提供高级安全性功能。AI 和数据科学家以及软硬件开发者均可充分利用高计算密度的优势来加速提升任何应用的性能。AI 引擎机器学习拥有先进的张量计算能力，...

本文选自《UltraFast 设计方法时序收敛快捷参考指南》。由于篇幅有限，仅选取部分内容分享。如果您希望获取完整版文档，请至文末扫描二维码下载。本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛：初始设计检查：在实现设计前审核资源利用率、逻辑层次和时序约束。时序基线设定：在每个实现步骤后检查并解决时序违例，...

电机无处不在，在电梯、扶梯、机器人驱动器/执行器、电动车、火车、医疗器械、航空系统、家用电器（如洗衣机和车库门开启器）等设备中都有它的身影。 许多工厂都有成百上千的电机，为驱动装配线和其他设备的机器人提供动力。据估计，在全球工业部门的总用电量中，大约有 70% 与电机和电机驱动系统有关。如果能提高驱动的效率，哪怕仅有 1%，也会对运营成本和环境产生十分可观的积极影响。 降低功耗、...

本文描述了在被动光网络 (PON) 中以 1.25 和 2.5 Gb/s 运行的光线终端单元 (OLT) 上实现ITU-T G.987和ITU-T G.989兼容的分数突发式时钟数据恢复（BCDR）电路。

AI 引擎是超长指令字 (VLIW) 处理器阵列，具有高度优化的单指令流多数据流 (SIMD) 矢量单元，专用于各种计算密集型应用，尤其是数字信号处理 (DSP)、5G 无线应用和 AI 技术（如机器学习 (ML)）等。本文描述 AI 引擎内核与 graph 编程的内部函数。

AMD Vitis™ 软件平台是一款开发环境，主要用于开发包括 FPGA 架构、Arm® 处理器子系统和 AI 引擎在内的设计。Vitis 工具与 AMD Vivado™ ML 设计套件相结合，可为设计开发提供更高层次的抽象。 本用户指南涵盖了 Vitis 入门、使用 Vitis Unified IDE、Bootgen 工具、Vitis Python CLI、软件命令行工具、GNU...

AMD Versal™ 自适应 SoC 设计方法论是一整套旨在帮助简化当今 Versal 器件设计进程的最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。建议您遵循这些步骤和最佳实践进行操作，这将有助于您以尽可能最快且最高效的方式实现期望的设计目标。

本文档旨在描述如何使用 AMD 电源设计管理器 (PDM) 来进行功耗估算。对于任何设计，要尽可能实现最低的功耗包络，关键是在设计周期早期准确估算功耗。早期估算对于选择合适的器件、充分发挥架构优势、更改设计拓扑和使用不同 IP 块尤为重要。这样有助于在设计阶段早期妥善权衡取舍，才能在满足规格要求的同时，将产品更快速推向市场。 AMD 提供了通常用于在实现前进行功耗估算的 PDM 工具，...

本应用介绍了在 AMD Versal™ AI Core 设备的 AI Engine 阵列中引入高吞吐量、低延迟的反离散傅立叶变换 (IDFT) 实现。

AMD Vitis™ HLS 利用 AMD FPGA 提供的独特优势和特性，为高性能设计优化 C 代码。

本文描述 AI 引擎如何使用 Kahn 过程网络模型进行图形编程

本文描述了为支持AMD Versal™器件的-2LLI SKU的低温补偿DVS功能而需要实施的硬件和软件变更。