当今航天工业的各领域正以空前的速度蓬勃发展。部署在近地球轨道、中地球轨道或地球同步轨道上的航天器数量迅速增加。越来越多的航天器包含先进的架构，这些架构催生了大量新的科学仪器。
对于许多系统而言，电源对设计产生了最大的约束力，因为要向更高性能级别和更小外形转变，致使在相同或甚至更低的功率预算下进行设计更具挑战性。
Xilinx 的 20nm Kintex UltraScale™...
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了解 Zynq Ultrascale+ MPSoC 的快速数据处理如何帮助 Elinvision 捕获人脚的准确测量值。
本文描述了针对Versal® ACAP的PID控制器设计与模型合成器。
本文说明了在Xilinx® Versal® AI Core器件上实现任意重采样的情况，其中控制器在可编程逻辑中，而繁重的计算被映射到AI引擎中。
本文件提供了Xilinx® VCK5000 Versal®开发卡的硬件和软件安装程序，适用于XRT 2021.2及更高版本。
本文由 Spacechips 首席执行官兼创始人 Rajan Bedi 博士撰写。
随着卫星运营商在轨获取的数据越来越多，他们更愿意在载荷上处理这些数据并提取有价值的信息，而不是将大量数据下行传送到地面的云上进行后处理。现有宇航级半导体技术和/或射频带宽限制了可实时处理的数据量。我知道一些客户由于下行链路的需求违反了ITU的规定，而不得不降低他们的项目预期。
另一方面，...
本文介绍DPUCVDX8H，这是一个专门为Xilinx® Versal®平台设计的高性能CNN推理加速器。描述了DPU的特性、IP事实、使用该内核进行设计以及开发流程。
本文介绍针对超大规模系统（雷达、电子战、卫星通信和大规模MIMO）的多通道应用，并将多输入多输出（MIMO）、波束成形和可控延迟与射频通道设计的其他经典要求（如线性度、噪声和频谱纯度）相结合。
本文描述使用 STARTUPE3 原语的 Virtex® UltraScale™ FPGA 参考设计，通过专用 BPI 接口实现对 VCU108 板载并行 NOR 闪存的配置后读写访问。
本指南提供SmartSSD CSD存储加速器模块的安装和功能细节。
本文提供有关使用 Zynq® UltraScale+™ MPSoC 的产品的 FIPS 140-3 认证的入门知识。
赛灵思 Versal® 自适应计算加速平台（ ACAP ）设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。建议您遵循这些步骤和最佳实践进行操作，这将有助于您以尽可能最快且最高效的方式实现期望的设计目标。
系统设计类型
Versal ACAP 属于异构计算平台，...
过去几年里，计算行业见证了数据的大规模爆发以及机器学习（ ML ）与 AI 应用的激增。其结果是对更高吞吐量和实时计算能力愈发强烈的需求，与此同时还要保持灵活应变能力，以便跟上不断演进的工作负载需求和不断变化的协议。
赛灵思 Versal 产品组合提供了一种颠覆性架构，将同类最佳的 7nm 可编程逻辑与标量处理引擎、空间处理硬件引擎、矢量处理智能引擎相结合，同时采用领先的存储器和接口技术，...
本文描述了Xilinx®针对Open RAN无线电的解决方案。
本文档描述了在 Kria™ K26 系统模块 (SOM) 基础上使用电源设计管理器的方式。PDM 支持您基于自己的应用来估算K26 SOM 的 5V 主电源和 6 个 VCCO PL I/O bank 电源的完整功耗要求。对于当前版本，PDM 2020.2.2 仅支持 Kria K26 量产 SOM K26C 和 K26I（商用级和工业级）。按计划，在 PDM 的后续版本中将提供针对 KV260...
现在，数字化与自动化正成为全球趋势。在疫情的影响下，百行百业的服务更是纷纷转向线上，加之居家办公的迅速施行，人们的工作与生活愈发依赖网络连接。
然而，随着用户数量与连接设备持续增加、功能与需求更加多元化，系统架构日益复杂，系统功能范围也不断延展，由此导致大量的潜在风险。种种情况之下，宕机事件屡见不鲜，“崩了”频频出现在热搜中。
赛灵思白皮书 WP526《...
本文描述将 5GNR 无线电与邻近的其他高功率无线电共置一地对设计和架构选择的影响和注意事项。
本文描述从 Spartan®-6 到 Spartan-7 FPGA 的迁移过程。
本文档描述了在 Kria™ K26 系统模块 (SOM) 基础上使用电源设计管理器的方式，详细介绍了如何使用电源设计管理器，建议您遵循这些步骤和最佳实践进行操作，这将有助于您以尽可能最快且最高效的方式实现期望的设计目标。如需更多相关内容，欢迎移步文末下载完整版查阅。
设计流程
PDM 支持两大主要设计流程：
01. 手动估算流程：
根据要实现的 K26 设计规划评估...
目前，超过 100 家不同的开发公司已投入约 10 亿美元，用于开发高分辨率激光雷达（ LiDAR ）传感器。随着多家 OEM 厂商宣布将激光雷达解决方案纳入畅销车型，其在汽车市场中的应用也将提速。
激光雷达市场持续增长
激光雷达能够从短距离到长距离以高分辨率检测行人、骑行者和车辆等目标，正成为完善自动驾驶汽车传感器全套方案的、极具吸引力的解决方案。...
本文演示如何使用Vivado® Design Suite创建一个从HDL综合到BIT文件生成的动态功能交换（DFX）设计。通过DFX，您可以对使用中的Xilinx®器件的某些区域进行重新编程和重新使用，同时该器件继续运行。
本文提供了在Xilinx® 硬件平台上实现循环神经网络（RNN）的操作和参考信息。
MicroBlaze™处理器参考指南提供了有关32位和64位软处理器MicroBlaze的信息，它是Vivado®设计套件的一部分。该文件旨在作为MicroBlaze硬件架构的指南。
本白皮书描述了推荐的设计方法，以实现对 Xilinx® FPGA 器件资源的有效利用，并在 Vivado® 设计套件中更快地实现设计和时序收敛。提供了推荐方法背后的原因，以支持和实现明智的设计决策。
本指南详细介绍Vivado®工具中Tcl脚本的使用，查询和修改内存设计的自定义流程。讨论了使用Tcl程序来定义和共享自定义命令。提供了遍历设计层次、访问设计对象和使用自定义报告的步骤。
本文档旨在介绍如何根据 Versal™ ACAP 架构的描述来使用赛灵思的 Xilinx Power Estimator (XPE)。
本文描述如何使用 Vitis™ 高级综合工具。
本文描述 AI引擎的编程环境。
本文描述 AI 引擎内核编码的复杂性。
本指南总结了使用 Xilinx® Zynq® UltraScale+™ MPSoC 器件进行设计所需的以软件为中心的信息。
本文描述了一种使用 Xilinx器件和 PICXO 的技术，该技术去除了外部 PLL 电路以允许 SDI 视频输出与输入 HSYNC 时钟同步。
本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。
本应用说明讨论了如何使用新颖的全数字压控晶体振荡器(VCXO)替代技术，利用Virtex-6 FPGA实现锁频的三倍速率直通设计。该设计完全在Virtex®-6 FPGA内部实现。
Kria KV260视觉AI入门套件是一个开箱即用平台，开发人员可以通过首选设计环境，在任何抽象层添加定制和差异化功能，包括应用软件、AI模型乃至FPGA设计。该套件是超快速简易平台，用于开发应用以使用Kria K26系统模块 (SOM) 进行批量部署。本文描述了Kria™ KV260 Vision AI启动套件。
本文提供一个系统，旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。
真随机数生成器(trng)在加密系统中起着重要的作用。本文提出了一种在现场可编程门阵列(FPGA)上生成真随机数的新方法，该方法以 多级反馈环形振荡器(MSFRO) 的随机抖动为熵源。在传统环形振荡器的基础上，增加了多级反馈结构，扩大了时钟抖动的范围，提高了时钟采样频率和熵源的随机性。与传统的时钟采样结构不同，我们利用MSFRO产生的时钟抖动信号对FPGA的锁相环(PLL)产生的时钟信号进行采样...
本文描述了两个ML建模应用，用于提高Vivado® ML版中时序延迟和路由拥塞估计的准确性。
本应用说明提供了一个系统，该系统旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。
本文描述了Vivado®设计套件中使用的电路设计元素，并与带有AI内核的Versal™ ACAP器件相关。元素细节包括VHDL和Verilog实例化代码、原理图符号、真值表以及设计元素的其他特定信息。
本文描述如何执行基于模型的设计，在 Simulink 环境中实现快速设计探索，并通过自动代码生成加速 Xilinx 器件的生产路径。
对于任何一项设计，要想尽可能实现最低的功率包络，都需要在设计周期早期准确估算功耗。早期估算有助于选择合适的器件、充分发挥架构优势、更改设计拓扑，以及使用不同 IP 块。在设计阶段早期妥善权衡取舍，可以帮助用户在满足规格要求的同时，将自身产品更快速推向市场。
本文档旨在介绍如何根据 Versal™ ACAP 架构的描述来使用 Xilinx Power Estimator (XPE)。...
本文描述 Xilinx® Runtime (XRT) 的发布。
赛灵思 Versal™ 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。
本指南将分为以下五大章节，遵循指南里的步骤和最佳实践进行操作，将有助于您以尽可能最快且最高效的方式实现期望设计目标。
1. 仿真流程
为了应对仿真范围、...
赛灵思 Kria SOM 采用基于加速应用的独特方法，为基于软件的设计提供了全新范例，同时还能助力工业、视觉、医疗与科学市场的应用保持系统级灵活性和 FPGA 性能优势。
Kria SOM 为新接触 FPGA 和 SoC 技术的开发者提供了独特的简化用户体验，并向打算外购而非自行开发量产硬件的长期 FPGA 用户提供了极具吸引力的效率提升。对于 FPGA 专业人士，Kria SOM...
Kria™ 机器人堆栈 (KRS) 是一组集成的机器人库和实用程序，它们使用硬件来加速工业级机器人解决方案的开发、维护和商业化。它采用 ROS 2 作为软件开发工具包 (SDK)，并提出了一种以 ROS 2 为中心的开发方法，涵盖从计算图的创建到 Xilinx App Store 中的 ROS 2 覆盖工作区的商业化。
本文描述了在Vivado IDE环境中使用MATLAB和Simulink的DSP附加组件。
本文记录了Vivado®使用设计运行策略和单个实现命令进行放置和路由的实现功能。详细介绍了用于快速修改现有设计的增量编译流程，以及对信号路由路径进行精确控制的手动路由方法。
体现 Versal 器件价值主张的参考设计。平台设计包括针对不同市场的视频、机器学习和基于 100G 以太网的 IP。用户可以按原样使用这些设计，也可以根据应用需求对其进行修改。
Versal™ 自适应计算加速平台 (ACAP) 将标量引擎 (Scalar Engine)、自适应引擎 (Adaptable Engine) 和智能引擎(Intelligent Engine) 与领先的存储器和交互技术有机结合，从而为任何应用提供强大的异构加速功能。Versal 架构 PCB 准则已基于前几代进行了精简，以方便 PCB 布局专业人员和硬件设计师使用。
Versal...
数据中心越来越多地采用人工智能来管理从设备监控到服务器优化的各种任务。基于 FPGA 的自适应计算处于数据中心的核心位置，在许多情况下，是运行复杂 AI 工作负载的最高效、最具成本效益的解决方案。阅读电子书，了解自适应计算如何助力加速。