作者：熊猫君Hello Panda；来源：ZYNQ分享客各位FPGAer周末愉快，今天熊猫君分享一个基于AMD AU15P FPGA的SLVS-EC桥PCIe设计方案。一、方案背景先说方案的应用背景：众所周知，较为上层的如基于AI的机器视觉应用，大多基于高端的专用SoC、AI专用计算卡等，比如说英伟达（NVIDIA）的一系列高端器件；国内的海思（Hisilicon）、瑞星微（RockChip）等...
PCIe
本文翻译转载于：Cadence Blog作者：Satish Kumar Padhi外围器件互连快速通道 (PCIe) 是一种广泛用于连接处理器、存储器和外围设备的高速接口标准。随着 PCIe 在敏感数据处理和关键高速数据传输中的日益普及，确保验证过程中的数据完整性和加密成为首要目标。在验证领域，随机化被公认为驱动稳健 PCIe 验证的关键技术。随机化带来了不可预测性，...
来源：内容来自awavesemi，谢谢。PCIe 技术将成为 AI 基础设施市场的重要组成部分。根据 ABI Research 的“ PCI Express 市场垂直机会”报告，预计到 2030 年，AI 领域 PCIe 技术的总潜在市场 (TAM) 将从 4.4933 亿美元增长至 27.84 亿美元，复合年增长率 (CAGR) 为 22%。AI 的一个新兴用例是生成人工智能或 GenAI。...
作者：FPGA技术实战引言：本文介绍PCIe IP核时钟结构、PCIe板卡时钟方案及复位设计相关内容。1. PCIe IP核时钟图1以 Kintex 7 Gen2×8为例，显示了PCIe集成块时钟结构框图。集成块输入系统时钟信号称为sys_clk，该时钟频率必须为100MHz、125MHz或250MHz。使用的时钟频率必须与Vivado IDE中的时钟频率选择相匹配。1.1...
作者：FPGA技术实战引言：为保证FPGA设备可以连接并被系统识别，本节讨论了PCIe基础规范和PCIe板卡电气规范的对FPGA配置时间具体要求。1. 配置访问时间 在PCIe的标准系统中，当系统通电时，处理器上运行的配置软件开始扫描PCIe总线以发现机器拓扑。扫描PCIe层次结构以确定其拓扑结构的过程称为枚举过程，根复合体（RC）通过向设备发起配置事务来实现枚举过程。 图1...
作者： FPGA技术实战引言：本文对Xilinx 7 Series Intergrated Block for PCI Express PCIe硬核IP进行简要介绍，主要包括7系列FPGA PCIe硬核资源支持、三IP硬核差异、PCIe硬核资源利用等相关内容。1. 概述1.1 7系列FPGA PCIe硬件资源支持7系列FPGA对PCIe接口最大支持如表1所示。...
PCIe（Peripheral Component Interconnect Express）作为一种高性能的点对点串行通信协议，提供了多种复位机制，以确保系统能够正常运行并从异常状态中恢复。以下是PCIe的四种复位机制：1. 冷复位（Cold Reset）定义：冷复位是指系统完全断电后重新上电的过程。触发条件：主机或设备的电源完全切断。系统重新供电。特点：...
作者：Yang Iris，AMD工程师；来源：AMD开发者社区
概述
本文提供了针对 PCIe 系统中 ATS（地址翻译服务）失效消息问题 （ATS Invalidation message）的排查指南，特别是主机发送消息但未在 CQ接口中接收到消息的情况。
ATS 失效消息的使用
ATS（地址翻译服务）失效消息（ ATS invalidation message）...
作者：Synopsys技术产品管理部 Keivan Javadi Khasraghi 和 Ruben Sousa
数据中心目前正在努力应对不断增长的带宽容量需求。这主要是由于新技术的出现，特别是对 AI/ML 应用的需求不断增长。随着这些技术的发展，带宽需求预计将呈指数级增长。具体来说，随着大语言模型 (LLM) 变得更加精确和广泛，它们需要越来越高的处理速度。这种对于快速处理 LLM...
作者：付汉杰 hankf@amd.comAMD Xilinx的Versal器件中的PCIe IP，也可以作为PCIe Host。 AR76647 提供了相关驱动。 Xilinx Linux PL PCIe Root Port 提供了配置和测试过程。最近研究了Linux下，AMD Xilinx PCIe Host 配置空间访问流程。...
自2003年推出以来，PCIe发展至今已经从最初的1.0升级到了6.0，在上一篇文章中为大家介绍了PCIe基础知识：《什么是PCIe？》，本文则为大家简单介绍一下PCIe标准的演进历史以及各代PCIe标准之间的主要差异。PCIe 3.0PCIe 2.0的传输速率为5 GT/s，但由于8b/10b编码方案的开销占比为20%，因此单lane的传输带宽为4 Gb/s。PCIe 3....
文章来源：FpgaHome在使用Xilinx FPGA PCIe IP核搭工程前，我们将详细介绍该IP核的使用方法。本文档主要来源于Xilinx的IP官方使用手册，主要摘录了作者认为其中比较重要以及常用的部分。大家可以把这篇文章收藏到微信中，当需要分析定位一些问题而手边又无法立马找到官方手册情形下，这篇文档可能可以应急。很多初学者刚开始看到PCIe IP文档时，不太懂Xilinx PCIe...
作者：Meng Fancheng，AMD工程师；来源：AMD开发者社区Mgmt（Configuration Management Interface）接口简介配置管理接口可用于客户对PCIE的配置空间进行读写，本篇blog主要介绍配置管理接口的使用方法及其验证。cfg_mgmt_addr是读写PCIe配置空间的地址，此输入的地址是实际要访问的地址除以4，...
正常情况下， PCIe EP和Host同时启动，Host给EP提供参考时钟，双方协商后建立PCIe链路。客户希望测试PCIe Host异常情况下，AMD MPSoC PS PCIe作为EP，是否能独立工作；是否能在Host恢复正常后，建立PCIe链路，正常传输数据。使用了ZCU112单板作为PCIe EP， 和X86主机作为PCIe Host测试。结果如下：在PCIe Host没有开机、...
AXP203 是基于紫光同创 Logos-2 系列 FPGA 的综合型开发板，可用作高带宽存储和高速数据传输的应用设计。核心板 P200 实现 100% 国产化，产品芯片采用 28nm CMOS 工艺，提供了丰富的逻辑资源和高速接口。AXP203 具有低功耗、高性能的特点，适用于通信、视频图像处理、工业自动化等领域。AXP203 采用“核心板+扩展板”模式，方便二次开发和方案验证。核心板搭载高达...
来源：内容由半导体行业观察（ID：icbank）编译自techspot，谢谢。参与 PCIe 开发的公司一直在为该协议设计光学连接器，但 DevCon 2024 见证了在实际硬件中使用它们的重大新一步。从 CopperLink 过渡到光纤可能对 PCIe 6.0 和 7.0 预期的大幅速度提升至关重要。上周，Cadence 在 PCI-SIG DevCon 2024 上展示了使用现成部件达到每秒...
作者：Iris Yang，AMD工程师；来源：AMD开发者社区本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和 启动流程。Versal QDMA 的两个PCIe 控制器都支持不同方式的Tandem （Tandem PROM • Tandem PCIe)。和其他系列的Tandem 选项一样，Tandem PROM是Tandem配置的简化模式，...
当系统架构师坐下来设计他们的下一个平台时，他们首先会查看 CPU、加速器、内存、闪存、网络接口卡以及 PCI-Express 控制器和交换机供应商提供的一系列路线图。在混合计算和内存类型的系统设计以及共享加速器和内存等组件的集群中，交换机变得越来越重要。问题在于：路线图并没有真正协调一致。大多数 CPU 和 GPU 制造商都试图每两年进行一次重大的计算引擎升级，...
作者：Jackie Gao，AMD工程师；来源：AMD Xilinx开发者社区
简介
ZYNQ-7000的S_AXI端口提供了外设访问PS内部外设控制器的接口，这其中包括4个S_AXI_HP端口以及两个S_AXI_GP端口。一般来说，可以访问的内部资源包括DDR控制器，QSPI控制器，OCM，IIC，SPI等。
本教程提供一个最小的参考设计，使上柆机可以通过PCIE端口，...
本文转载自：FPGA的现今未微信公众号
最近弄PCIE，遇到一个问题，以前我们总认为：Xilinx的PCIE core的管脚是固定的，即指定了PCIE core的位置，对应的管脚也就指定了，真实情况是怎么样的呢？
背景说明
硬件在分配PCIE的管脚的时候，没有分配到xilinx推荐的对应的管脚上，如何处理呢？是否只能改板？
背景介绍
使用7系列的xilinx FPGA，...
此文提供了一个表格，其中总结了 Vivado 2023.1 中针对不同 Versal PCIe IP 的 10 位标签请求器功能的支持信息。
如需了解有关 PCIe 调试的更多信息，请访问
https://xilinx.github.io/pcie-debug-kmap/pciedebug/build/html/index.html
PL...
文章来源：内容由半导体行业观察（ID：icbank）编译自allaboutcircuit，谢谢。
在 PCI Express 诞生 20 周年之际，我们回顾一下这一盛行的扩展插槽的过去和未来。
PCI Express (PCIe) 总线诞生于 PC 中的扩展插槽数量与 CPU 时钟速度或系统 RAM 数量同等重要的时代。此后，PCIe总线从一组插槽、插入式扩展卡发展到高速互连拓扑...
来源：内容由半导体行业观察（ID：icbank）编译自nextplatform，谢谢。
当系统架构师坐下来设计他们的下一个平台时，他们首先会查看 CPU、加速器、内存、闪存、网络接口卡以及 PCI-Express 控制器和交换机供应商提供的一系列路线图。在混合计算和内存类型的系统设计以及共享加速器和内存等组件的集群中，交换机变得越来越重要。
问题在于：路线图并没有真正协调一致。大多数...
需求
有客户需要通过PCie从Windows系统访问MPSoC的DDR，从而使X86和A53通过共享DDR内存的方式交互大量数据。X86作为PCIe Host, MPSoC作为PCIe Endpoint。共享的DDR内存是MPSoC的DDR内存。
文档要点
框图
首先，UG1085 Figure 30‐1: Block Diagram of the Controller for...
作者：Hanson Zhu Comtech FPGA一. Block Design设计方法早期的FPGA，资源是比较有限的，设计规模相对也比较小，之前的设计流程中工程师常用的设计以HDL+Xilinx IP为结构，设计中也会顾虑到FPGA资源的节省。随着FPGA的资源越来越大，设计的快速构建、易修改、随着版本可迭代的要求越来越高。好比在早期单片机时代，C语言是主流的工具；...
本文转载自：SDNLAB编者按PCIe发展至今已经从最初的1.0升级到了6.0，但很多人对于PCIe只知其然而不知其所以然，小编今天就带大家一起来看一看。要想了解什么是 PCIe，首先我们要来聊聊什么是总线。如果把主板看作一座城市，那么总线就像是城市里的公共汽车，能按照固定行车路线，传输来回不停运作的比特在很久以前，我们的电脑并不像如今这样有统一的接口与总线规范。...
作者：搞FPGA开发的Tony老师，来源：CSDN博客FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线这里贴上Xilinx UG883的框图，聊一聊FPGA PCIE卡带宽即是王道不管面对怎么样的设计，明确用户的需求，完成带宽的评估是项目启动关键的第一步。这个步骤的进行，逻辑工程师也会对自己即将要处理的业务有个更深入的理解。...
本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性。
本工程里已经把PCIE部分做成一个封装的模块，对外提供的是fifo_wr(数据发送fifo)接口和fufi_rd(数据接收的fifo接口)，用户只要操作fifo接口，无需关心PCIE的内部驱动。为了便于读者更加明白，可以深入了解PCIE，我们将会制作一个PCIE的连载系列。
今天，首先说一下自定义AXI4的IP核...
本文转载自： XILINX开发者社区
本文作者：赛灵思工程师 Deepesh Man Shakya
本篇博文提供了一个示例，用于演示如何使用 Python 脚本调试赛灵思 PCIe 设计。此处提供的技巧可应用于所有设计，而非仅供 PCIe 专用。
如果您当前使用的方法与此处所述方法类似，或者如果您决定使用所提供的脚本、在其基础上进一步强化，并愿意与我们分享您的脚本，...
作者：Hello-FPGA，本文转载自：博客园
什么是Tandem PROM？
简单总结：市面多数的FPGA都是SRAM型，需要在上电时从外部存储器件完成代码的加载，对于具有PCIe功能的SRAM FPGA而言，必须要能够在规定的100ms(PCIe Spec规定，实际上多数计算机要求不会这么严格)时间内完成固件的加载，此时计算机才能够正确的枚举PCIe设备并分配对应的地址。...
如果要在 UltraScale+ 器件中执行手动眼扫描，重新排列程序会导致 PCIe 重新训练，降至第一代产品的速度，并停留在那里。
解决方法：
该问题已在内部系统 IBERT PCIe 设计中解决。
如果 您选择将内部系统 IBERT (ISI) 添加至 PCIe 设计（先选择选项然后转向调试选项选项卡），所需的额外逻辑将随内部系统 IBERT 添加至该设计。...
Versal™Premium 系列符合 PCIe® 规范修订版 5.0，并且通过每条通道每秒 32 千兆次传输的速度支持全部链路速率。该视频演示了 Versal Premium ACAP 中面向 PCIe 的两个可用子系统，这在下一代网络和云基础架构中至关重要。
作者：朱含，本文转载自： Ingdan FPGA微信公众号
1. 为什么使用PCIe传输
在FPGA需要和处理器打交道时，无论是X86，还是PowerPC，以及一些嵌入式的ARM等，对外的接口常见如下表。
其中，USB需要外部的PHY对接FPGA，而且需要firmware；以太网走到TCP才会保证不丢数据；PCI逐渐淘汰了，占用引脚多，而且带宽有限；...
本文转载自：Xilinx技术社区微信公众号
lspci 命令和 setpci 命令均为 Linux 发行版中原生可用的命令。
这 2 条命令均可提供多级输出，适合在不同时间点用于查看 PCI 总线上训练的不同组件的功能和状态。其中大部分功能均可反映《PCI Express 基本规范》中所需的配置空间寄存器。与大部分命令一样，在 Linux 中可通过运行“lspci --help”...
作者：叫什么好呢啊 来源：根究FPGA微信公众号
本章将着重讲述PCIe物理层组成与操作，物理层位于数据链路层之下，可产生PLP包（Physical Layer Packet）进行管理。
从作用方面考虑：物理层位于数据链路层和PCIe链路之间，其主要作用是：
1、 发送来自数据链路层的TLP和DLLP。
2、 发送和接收在物理层产生的PLP报文
3、...
作者：叫什么好呢啊，文章来源：根究FPGA微信公众号
本章将着重讲述TLP的数据链路层组成与操作，上一篇更新应该为第五讲，数据链路层位于事务层和物理层之间，使用容错和重传机制保证了数据传输的完整性和一致性，此外，数据链路层还需要对PCIe链路层进行监控和管理。
数据链路层的组成
数据链路层由发送和接收两部分组成，其中，数据链路层接收部件组成为：
1）、ACK/NAK...
作者：叫什么好呢啊，文章来源：根究FPGA微信公众号
本文将着重讲述TLP的存储器、配置、IO读写请求和原子操作、消息报文几种操作请求，其中主要从其结构和特点进行分析。
存储器读写请求TLP
存储器读请求：non-posted类型读请求，主设备接收到目标设备返回的读完成TLP后，一次存储器读请求完成。
存储器写请求：posted类型事务，主设备（RC、EP）...
作者： 叫什么好呢啊 来源：根究FPGA
上一讲说道：“一个完整的TLP由1个或多个TLP Prefix、TLP头、Data Payload和TLP Digest构成”，那么本讲将就谈一谈TLP的头，具体几种事务（存储器读写、配置读写、IO读写、原子操作、消息报文）后面一一分析。
通用TLP头的Fmt和Type字段
Fmt[2:0]字段:
位于帧头字段 0 的位[7：5...
作者：叫什么好呢啊，来源：根究FPGA
学习了一段时间后，决定开始一点点更新PCIe这一系列，虽然学习了一段时间，有些地方可能总结的不好或者有纰漏，还请大家不吝指教，先行谢过！
还需声明的是，接下来所有的设计硬件的照片，是一款xc7z030ffg676-2的ZYNQ开发板，功能很强大。
PCIe的传输速度与链路宽度
PCIe2.0规范于2007年1月5日推出，...
1) 什么是加扰（scrambler)?
所谓加扰是将源数据流与一个随机序列异或后，再发送出去，异或操作完成后的数据流基本是伪随机的。
Scranbker的主要作用就是通过“加扰”的方法消减EMI噪声，所谓加扰是将源数据流与一个随机序列异或后，再发送出去。此时被发出的数据流也基本是伪随机的，从而降低了发送数据时产生的EMI噪声。
2) 异或使用的随机序列是如何产生的？...
机器学习和大数据应用正在彻底改变处理数据的方式。整个行业需要找到在保持低功耗的同时，提高计算性能的途径。对于当前的许多计算任务，连接处理器的专用硬件加速器完成该任务的速度和功耗都要比独立工作的处理器出色。
PCI Express是当前在处理器和片外加速器之间移动数据最常用的协议。但在 15 年前推出 PCI Express 时，现在的片外加速应用还没有出现，因此 PCI Express...
1、PCIE 链路训练、枚举扫描、配置BAR的顺序？
上电复位后，首先进行链路训练，之后进行枚举扫描、最后进行基地址寄存器BAR的配置。
完成基地址配置后，就可以通过memory TLP读写进行寄存器的访问了。
2、链路训练、枚举扫描、配置BAR的过程
PCIE首先进行链路训练，上电复位后，链路训练状态机进入L0状态时链路训练完成后进入gen1模式，如果双方支持更高的速率...
1、PCIE bus number是什么？
如图所示为PCIE协议规定的3DW配置请求head的格式。其中字节8包含了bus number、device number、以及function number。
Bus number指的当前PCIE设备在PCIE系统结构中被分配的总线号。PCIE的部分TLP传输需要确定bus number才能完成。
2、PCIE...
1、PCIE地址映射是什么意思？
本文以xinlinx FPGA PCIE为例，选择集成AXI的PCIE结构为例，说明AXI接口读写地址是如何映射成PCIE读写地址的。
2、集成AXI 的PCIE结构
下图所示为集成AXI的PCIE结构图。其中，包含了PCIE CORE，以及AXI bridge以及3个axi接口，AXI Master是axi总线的主端口，AXI4-lite...
1、PCIE的拓扑结构
RC端通过配置TLP读写EP端PCIE的BAR0/1寄存器，确定EP端PCIE的存储空间。其中配置TLP需要用到总线号，设备号，以及功能号。此类概念如下图。
图 1 PCIE拓扑结构
2、PCIE的配置空间
图2 PCIE 配置空间的Type0和Type1头标区
PCIE支持基本的PCI兼容配置空间(256B、64DW)...
配置读写：
配置读写请求TLP是使用“基于ID路由”的一组重要报文，其主要作用是读写PCIE总线的EP、switch以及PCIE桥片的配置寄存器以完成总线的配置。
存储器读写：
PCIE接口连接的两个设备间的数据传输需要存储器读写来完成，如RC向EP读写数据。
I/O读写：
目前PCIE总线不建议PCIE设备支持I/O地址空间，...
Non-posted（非转发）事务和-posted（转发）事务都是PCIE TLP（事务层包）类型。Non-posted TLP有返回TLP，而posted事务没有返回。记忆技巧：非转发事务非要返回。本文中说的事务指的是PCIE事务层TLP。
1、两者有什么区别？
Non-posted事务分为两个部分，首先是发送端向接收端发送TLP请求，接收端接收到请求完成后向发送端发送完成（...
背景与问题
• CPU+FPGA架构，CPU做RC、FPGA做EP；
• FPGA逻辑（Vivado ->BD -> Address Editor）中如何设置PCIe to AXI Translation；
• FPGA逻辑中如何设置AXI to PCIe Address...
PCIe总线概述
随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。
PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，...
作者：romme
1、PCI Express总线架构
如果将计算机比作人的话，CPU就是人的大脑，而PCIe就是人的神经中枢，负责内部数据信息的传输。下图是PCIe总线结构。
处理器系统首先使用一个虚拟的PCI桥分离处理器系统的存储器域与PCI总线域。FSB总线下的所有外部设备都属于PCI总线域。
RC由两个FSB-to-PCIe桥和存储器控制器组成。...