技术 | FPGA 开发圈

利用ZYNQ SOC快速打开算法验证通路（5）——system generator算法IP导入IP integrator

一、前言　　利用FPGA设计算法一直以来都是热点，同样也是难点。将复杂的数学公式模型通过硬件系统来搭建，在低延时高并行性等优势背后极大提高了设计难度和开发周期。Xilinx公司的sysGen（system generator）工具扩展了MATLAB的simulink，提供很多IP Catalog中没有的基础模块和针对DSP应用的硬件模型。... 阅读详情

2018-10-08 | System Generator, Zynq

DVI-to-RGB(Sink)IP User Guide

1、介绍本用户指南介绍了Digilent DVI-to-RGB视频解码器知识产权。该IP直接连接到Sink器件的DVI 1.0规范中定义的原始转换最小化差分信号（TMDS）时钟和数据通道输入。它解码视频流并输出24位RGB视频数据以及从TMDS链路恢复的像素时钟和同步信号。 2、特性 •直接连接到顶级数字视频接口（DVI）端口 •24位视频（带同步信号的时钟并行视频数据）输出 •... 阅读详情

2018-09-30 | Digilent, 视频解码器

MPSOC之6——开发流程linux编译

0.顶层Makefile增加交叉编译器顶层makefile： ARCH ?= $(SUBARCH) CROSS_COMPILE ?= $(CONFIG_CROSS_COMPILE:"%"=%) 改为： ARCH ?= arm64 CROSS_COMPILE ?= aarch64-linux-gnu- 1.生成.config ***... 阅读详情

2018-09-30 | Linux编译, MPSoC

Vivado使用技巧（19）——使用Vivado Simulator

Vivado Simulator基本操作 Vivado Simulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持VHDL、Verilog、SystemVerilog和混合语言仿真。点击运行仿真后，工具栏中显示了控制仿真过程的常用功能按钮：这些控制功能依次是：

2018-09-30 | Vivado, Vivado-Simulator

什么是TTL电平、CMOS电平？区别？

什么是ttl电平 TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑"1"，0V等价于逻辑"0"，这被称做TTL(晶体管-晶体管逻辑电平)信号系统，这是计算机处理器控制的设备内部各部分之间通信的标准技术。 TTL电平信号对于计算机处理器控制的设备内部的数据传输是很理想的，首先计算机处理器控制的设备内部的数据传输对于电源的要求不高以及热损耗也较低，... 阅读详情

2018-09-30 | CMOS电平, TTL电平

利用ZYNQ SOC快速打开算法验证通路（4）——AXI DMA使用解析及环路测试

一、AXI DMA介绍　　本篇博文讲述AXI DMA的一些使用总结，硬件IP子系统搭建与SDK C代码封装参考米联客ZYNQ教程。若想让ZYNQ的PS与PL两部分高速数据传输，需要利用PS的HP（高性能）接口通过AXI_DMA完成数据搬移，这正符合PG021 AXI DMA v7.1 LogiCORE IP Product Guide中介绍的AXI DMA的应用场景：The AXI DMA... 阅读详情

2018-09-29 | AXI-DMA, Zynq

深度学习最常用到的20个Python库

【导读】Python在解决数据科学任务和挑战方面处于领先地位。而一些方便易用的库则帮助了开发人员高效开发。在这里我们整理了20个在深度学习、数据分析中最常用、最好用的Python库，供大家一起学习。作者｜ ActiveWizards 编译｜专知整理｜Yingying，李大囧核心库与统计 NumPy 我们从科学应用程序库开始说起，NumPy是该领域的主要软件包之一。... 阅读详情

2018-09-29 | python, 深度学习

学会System Generator（20）——基于LSB算法的数字水印技术

本文是该系列的第20篇。数字水印是一种将标识信息嵌入到载体当中，且不影响载体使用的一种技术，主要分为时域水印嵌入算法（将水印嵌入到时域采样数据中）和变换域水印嵌入算法（先对音频做变换，将水印嵌入到变换域系数中）。本文将介绍一种简单的时域水印嵌入算法——LSB算法。 LSB算法通常数字水印技术有不可感知性的要求，即嵌入数字水印后载体数据发生了变化，但是不会影响到该数据的使用，... 阅读详情

2018-09-29 | LSB算法, System Generator

Python程序语法元素分析

程序的格式框架下面是一段温度转换的代码示例： #TempConvert.py TempStr = input("请输入带有符号的温度值：") if TempStr[-1] in['F','f']: C = (eval(TempStr[0:-1]) - 32)/1.8 print("转换后的温度是{:.2f}F".format(F)) elif TempStr[-1] in['C... 阅读详情

2018-09-29 | python

MPSOC之5——开发流程BOOT.BIN

作者：liuwanpeng 需要把若干文件打成大包，烧写到flash或者sd卡中，才能启动运行。 1.petalinux打包 petalinux-packet打包时，需要petalinux的工程，限制太死了，不用。 2 windows环境SDK打包 2.1 制作BOOT.bin 用SDK的图形界面搞定也是一样的。(markdown显示本地图片，路径里的\要换成/,蛋疼)... 阅读详情

2018-09-28 | MPSoC

petalinux 2018.2 在ubuntu 16下的安装

我第一次安装petalinux2018.2，是在 ubuntu18，因为最新的ubuntu 就是 ubuntu18。在安装中会报一些错，但能安装完成。配置的时候也会报错。看到论坛提问，说目前petalinux2018.2 只是支持ubuntu16。这样我最后选择了ubuntu16。我的ubuntu16 是安装在虚拟机里的 vm14。 1：下载下载地址是： https://www.... 阅读详情

2018-09-28 | Petalinux, Ubuntu

Python 语法基础之字符集编码

Python初学者编码实践中经常遇到encode error，decode error，如下：例1： UnicodeEncodeError: 'ascii' codec can't encode character u'\u5728' in position 1 例2: UnicodeDecodeError: 'utf-8' codec can't decode bytes in... 阅读详情

2018-09-27 | python

利用ZYNQ SOC快速打开算法验证通路（3）——PS端DMA缓存数据到PS端DDR

　上篇该系列博文中讲述W5500接收到上位机传输的数据，此后需要将数据缓存起来。当数据量较大或者其他数据带宽较高的情况下，片上缓存（OCM）已无法满足需求，这时需要将大量数据保存在外挂的DDR SDRAM中。　　最简单的方式是使用Xilinx的读写地址库函数Xil_In32()和Xil_Out32()，当然不仅支持32bit位宽，还包括8 16和64bit。但这种方式每次读写都要占用CPU，... 阅读详情

2018-09-27 | W5500, Zynq

如何用Python编写你最喜欢的R函数？

本文介绍了采用创建一个Python脚本，用该脚本模仿R风格的函数的方法来方便地进行统计。是用R语言还是用Python语言？这是一个旷日持久的争论。在此，我们可以尝试采用折中路线：创建一个Python脚本，用该脚本模仿R风格的函数，来方便地进行统计！简介用R语言还是用Python语言？这是数据科学和机器学习的一场大的争论。毫无疑问，这两种语言在最近几年都取得了巨大的进展，成为数据科学、... 阅读详情

2018-09-26 | python, R函数

Vivado使用技巧（18）——仿真功能概述

仿真功能概述仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。 Vivado的仿真流程如下图所示：

2018-09-26 | Vivado, 仿真

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer