技术 | FPGA 开发圈

MPSOC之8——启动及错误处理

有了BOOT.BIN（fsbl+pmu+atl+uboot）、uImage、uramdisk.image.gz,dtb文件，就可以启动了。把上述文件统统拷贝到SD卡，并设置开发板为SD卡启动。 0. U-BOOT启动参数设置启动参数，然后启动 fatload mmc 0 0x1000000 uImage;fatload mmc 0 0x2000000 uramdisk.image.gz;... 阅读详情

2018-10-12 | MPSoC

学会System Generator（22）——图像采集与输出（数据流方法）

本文是该系列的第22篇。上一篇介绍了使用Image From File和Video Viewer完成图像的采集和输出，并将两部分分别打包为子系统，使其具有通用性。本文将介绍如何使用Simulink提供的回调函数机制，实现从MATLAB工作空间采集和输出图像。 Simulink回调函数机制在空白处右键->Model Properties，切换到“Callbacks”标签下，... 阅读详情

2018-10-12 | System Generator, 图像采集

ZYNQ的Linux开发--使用SDK生成设备树

开发环境： Windows下的Vivado套件 Linux ubuntu Step1:首先从Xilinx GitHub上下载Device Tree Generator（设备树生成器）的BSP https://github.com/Xilinx/device-tree-xlnx/pulls 并将其复制到SDK的安装目录下 Step2：配置SDK开发环境，Xilinx Tools->... 阅读详情

2018-10-11 | Linux开发, SDK, Zynq, 设备树

PYNQ 和 ZYNQ 对比

PYNQ = Python + ZYNQ —— ZYNQ部分功能的Python化 PYNQ 优点： 1、 Python用于ZYNQ开发，Python库和FPGA硬件库可以直接调用，极大加快开发进程、缩短开发周期、降低开发难度，更方便、快捷； 2、用PYNQ开发，当Python有更加有效的可用库时（如图像处理—OpenCV），其性能要比C/C++开发更强。缺点：目前，... 阅读详情

2018-10-11 | PYNQ，Zynq

一文教你搞定FPGA有符号数、无符号数难题

在设计中，所有的算数运算符都是按照无符号数进行的。如果要完成有符号数计算，对于加、减操作通过补码处理即可用无符号加法完成。对于乘法操作，无符号数直接采用“*”运算符，有符号数运算可通过定义输出为 signed 来处理。通过“*”运算符完成有符号数的乘法运算。 module ceshi (out, clk, a, b); output [15:0] out; input clk; //通过... 阅读详情

2018-10-11 | FPGA

Vivado使用技巧（20）——Waveform功能详解

使用波形配置文件 Vivado Simulator允许用户自定义波形显示方式，当前的显示状态称作波形配置。波形配置可以保存为WCFG文件，供以后使用。一个波形配置对应一个Wave窗口，没有保存的波形配置显示为untitled。打开仿真后，File菜单中有与波形配置相关的指令：这些控制功能依次是：

2018-10-11 | Vivado

Zynq 的64位全局定时器

作者：leon_zeng0 Zynq 有一个64位全局定时器，我觉得有点实用价值，比如精确的实时计算，代码运行时间计算。怎么用呢？我就google 了一下，有篇文章推荐查看2个文件。这2个文件名分别是 sleep.c, xtime_l.c。这2个文件是Vivado 安装的时候就安装好了的样例程序，我的是在这个目录下： C:\Xilinx\SDK\2015.4\data\embeddedsw... 阅读详情

2018-10-10 | 全局定时器

MPSOC之7——开发流程uramdisk

用petalinux的预编译目录里有rootfs文件，选择rootfs.tar.gz作为初始输入。 1.原始文件——>uramdisk 1.1 解压原始rootfs.tar.gz，得到若干文件 1.2 ！！！制作空ramdisk.image 命令: dd if=/dev/zero of=ramdisk.image bs=1024 count=131072 mke2fs -F ramdisk... 阅读详情

2018-10-10 | MPSoC

用FPGA对ASIC进行原型验证的过程

鉴于芯片设计的复杂度提升，成功设计一个芯片所牵扯的步骤与过程也愈加复杂，所需花费的资金也成倍增加，一个典型的芯片开发项目的周期和花销如下所示可以见到在芯片制造出来之前，很多精力会花费在RTL代码验证工作上，另外软件的相关开发工作，也会在得到芯片前开始，这2方面都需要借助FPGA原形来模拟芯片的行为，帮助硬件开发和软件开发者，共同提升工作效率。 FPGA原型在数字芯片设计中，基本是必不可少的... 阅读详情

2018-10-09 | FPGA, FPGA原型验证

移位寄存器复位与不复位的区别

作者：胡建东，玩儿转FPGA 实现一个4bit的移位寄存器如下，不带复位 module shift_reg( input clk, input rst, input din, output dout ); reg [ 3:0] buff; assign... 阅读详情

2018-10-09 | 移位寄存器

HDMI协议解析

本文从软件工程师角度对HDMI spec进行解析，基于的spec版本为1.4，也是设备支持最多最成熟的版本，目前最新版本为2.0。 1 概述 HDMI（High-Definition Multiface Interface）是Hitachi, Panasonic, Philips, SiliconImage, Sony, Thomson, Toshiba几家公司共同发布的一款音视频传输协议，... 阅读详情

2018-10-09 | HDMI, HDMI协议

学会System Generator（21）——图像采集与输出（文件方法）

本文是该系列的第21篇。前几篇介绍的音频信号处理本质上属于一维信号，直接采样与输出即可。但图像属于二维信号，如果想在Simulink中采集和输出图像，进行图像处理算法的仿真时会遇到一些问题。本文将介绍如何搭建图像的采集与输出模型。采集图像需要解决的问题 Computer Vision System Toolbox中包含两个模块：Image From File可以读取图片格式的文件；Video... 阅读详情

2018-10-09 | System Generator, 图像采集

Xilinx Ten Giga Sub System IP 使用

IP核描述 10 Giga Ethernet Sub System , 参考文档PG157： https://www.xilinx.com/support/documentation/ip_documentation/axi_10g_et... IP核提供一个MAC模块和一个PCS/PMA模块，PCS/PMA模块支持10GBASE-R/10GBASE-KR。... 阅读详情

2018-10-08 | Xilinx

把WNS提升53%？使用Vivado的“Placement Seeds”

尽管 Vivado 不支持 “placement cost tale”的功能，InTime 却有一个相似功能叫做“Placement Exploration”配方（Receipe），并且不会对性能产生任何影响。在本文中，我们将通过展示几则用户案例的结果，来了解这个布局配方的作用以及它能对您有哪些帮助。 1. 什么是“Placement Exploration”配方？ Placement... 阅读详情

2018-10-08 | Vivado

Python开发的十个Tips，你知道几个？

译 | 王坚整理 | AI时间下面是十个Python中很有用的贴士和技巧。其中一些是初学这门语言常常会犯的错误。注意：假设我们都用的是Python 3 1. 列表推导式你有一个list：bag = [1, 2, 3, 4, 5] 现在你想让所有元素翻倍，让它看起来是这个样子：[2, 4, 6, 8, 10] 大多初学者，根据之前语言的经验会大概这样来做 bag = [1, 2, 3, 4... 阅读详情

2018-10-08 | python

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer