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Zynq UltraScale+系列之“电源”
最近一个项目开始使用Xilinx的ZU+系列MPSoC,于是对其官网上的相关文档进行了学习梳理,包括电源、时钟、复位、配置和外围接口等。 本篇就电源部分进行梳理,其他部分会在后续的文章进行梳理,如有不妥之处,敬请留言指正为谢! 1、电源概述 引用UG1085中的一张图可以看出ZU+的电源还是相当复杂的,不过细细琢磨也就分为两部分:PL和PS,PL部分再细分为logic部分和GTx部分;...
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2018-10-29 |
电源
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Zynq-UltraScale
Python语言特性
作者:huyr830 下是看书归纳所写。 Python语言介绍: 1. Python是一门跨平台、开源、免费的解释型高级动态编程语言。 2. Python支持命令式编程(How to do)、函数式编程(What to do),完全支持面向对象程序设计,拥有大量扩展库。 3. Python也被誉为胶水语言。 胶水语言:可以把多种不同语言编写的程序融合到一起实现无缝拼接,...
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2018-10-26 |
python
Zynq-7000 人体肤色识别
作者:OpenSLee,来源:FPGA开源工作室 1 背景知识 在肤色识别算法中,常用的颜色空间为Ycbcr,Y代表亮度,cb代表蓝色分量,cr代表红色分量。 由于肤色在YCbCr 空间受亮度信息的影响较小,本算法直接考虑 YCbCr 空间的 CbCr分量,映射为两维独立分布的 CbCr空间。在 CbCr空间下,肤色类聚性好,利用人工阈值法将肤色与非肤色区域分开,形成二值图像。 RGB 转...
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2018-10-26 |
Zynq-7000
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人体肤色识别
FPGA设计千兆以太网MAC(1)——通过MDIO接口配置与检测PHY芯片
作者:没落骑士 一、前言 本文设计思想采用明德扬至简设计法。以太网这一高效实用的数据传输方式应用于各个领域,如网络交换设备,高速网络相机等。虽然各FPGA厂商都提供MAC IP核,但大多收费,有时无法破解。不同厂家之间无法移植,而且为了通用性考虑牺牲了效率,因此自己动手写一个以太网MAC是个不错的选择。 本博文讨论通过MDIO接口管理PHY芯片来验证其正确工作,...
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2018-10-26 |
FPGA设计
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千兆以太网MAC
ZYNQ跑系统 系列(四) AXI-DMA的linux下运行
AXI-DMA的linux驱动 一、搭建硬件环境 vivado版本2017.4,芯片为7010,不过不管什么版本和芯片大致步骤是一样的 本文工程文件:https://gitee.com/long_fly/AXIDMA_linux 硬件平台PL的搭建同ZYNQ基础系列(六) DMA基本用法,在这个工程的基础上添加SD卡(根据自己的开发板硬件选择相应的引脚) 然后直接生成bit文件,...
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2018-10-25 |
AXI-DMA
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LINUX
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Zynq
初识FPGA CLB之总览
一. 概述 这里以7系列的FPGA为例,先从整体上去了解一下FPGA内部可编程逻辑资源的结构。了解FPGA器件的内部资源与结构有利于我们优化设计与评估设计资源。 现在的FPGA里面有很多存储资源,DSP(数字信号处理)资源,布线通道,I/O资源,当然最根本的还是CLB(Configurable Logic Block)。Xilinx的资源分布采用ASMBL架构。...
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2018-10-25 |
7系列FPGA
SPI接口简介
串行外设接口(SPI)是微控制器和外围IC(如传感器、ADC、DAC、移位寄存器、SRAM等)之间使用最广泛的接口之一。本文先简要说明SPI接口,然后介绍ADI公司支持SPI的模拟开关与多路转换器,以及它们如何帮助减少系统电路板设计中的数字GPIO数量。 SPI是一种同步、全双工、主从式接口。来自主机或从机的数据在时钟上升沿或下降沿同步。主机和从机可以同时传输数据。SPI接口可以是3线式或4线式...
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2018-10-24 |
SPI接口
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串行外设接口
Ubuntu Opencv 图像平滑处理
作者:OpenSLee,来源:FPGA开源工作室 1背景知识 平滑也称模糊, 是一项简单且使用频率很高的图像处理方法。平滑处理时需要用到一个 滤波器 。 最常用的滤波器是线性滤波器,线性滤波处理的输出像素值 ( g(i,j)) 是输入像素值 (f(i+k,j+l))的加权和 : 称为 核, 它仅仅是一个加权系数。不妨把 滤波器 想象成一个包含加权系数的窗口,当使用这个滤波器平滑处理图像时,...
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2018-10-24 |
OpenCV
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Ubuntu
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图像处理
Vivado使用技巧(22)——综合策略与设置的选择
综合(Synthesis)是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具,支持System Verilog 2012、Verilog 2005、VHDL 2008、混合语言中的可综合子集,以及XDC设计约束文件(基于工业标准的SDC文件),此外还支持RTL属性来控制综合细节。 综合设置选项 在Flow...
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2018-10-24 |
Synthesis
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Vivado
Vivado中新建 IO Planning工程初步引脚分配
作者:做但不能忘思考,来源:FPGA2嵌入式 项目的设计初期,我们需要选型FPGA后进行FPGA原理图设计,FPGA的原理图设计和单片机的原理图设计有很大的区别:单片机的外设是固定的引脚,我们只需要根据数据手册确定各个外设的引脚就行,但是,FPGA却大不相同同,引脚外设既灵活又有很多约束条件,灵活是不同的UART/SPI等外设引脚的确定可以根据需求改变,很多约束条件指:配置引脚、...
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2018-10-23 |
Vivado
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引脚分配
这些深度学习术语,你了解多少?(上)
对于一个新手来说,深度学习术语可能非常难以理解。本表试图解释深度学习常用术语并链接到原始参考,以帮助读者深入了解特定主题。 深度学习与“一般”的机器学习术语之间的界限非常模糊。例如,我这里不包括“交叉验证”,因为它是一种通用技术,用于整个机器学习。但是,我加入了softmax或word2vec等术语,因为它们通常与深度学习相关,即使它们不是深度学习技术。 激活函数...
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2018-10-23 |
深度学习
利用ZYNQ SOC快速打开算法验证通路(6)——利用AXI总线实时配置sysGen子系统
利用ZYNQ验证算法的一大优势在于,可以在上位机发送指令借助CPU的控制能力和C语言易开发特点,实时配置算法模块的工作模式、参数等对来对其算法模块性能进行全面的评估。最重要的是无需重新综合硬件模块。 接着上篇该系列博文,在sysGen中设计模块功能为:根据模式选择输入,来完成乘2或除2两种运算,0乘1除。 测试激励选用From Workspace模块,...
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2018-10-22 |
sysGen
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Zynq
Vivado时序分析练习
时序分析在FPGA设计中是分析工程很重要的手段,时序分析的原理和相关的公式小编在这里不再介绍,这篇文章是小编在练习Vivado软件时序分析的笔记,小编这里使用的是18.1版本的Vivado。 这次的练习选择的是ZYNQ的芯片,原本工程是工作在100MHz的时钟,但是作为练习,我们可以把时钟调到一个极限的程度来进行优化。 首先,打开一个工程,更改一下时钟频率,使得工程能够有一些时序问题,...
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2018-10-19 |
Vivado
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时序分析
MPSOC之9——host、embeded间tftp、nfs、ftp环境搭建
tftp 可传输单个文件,不能传文件夹 需要通过命令传输文件,略显复杂 ==一般调试kernel时,用uboot通过tftp方式启动,不用每次都烧写存储介质== nfs 在host linux(ubuntu)上的nfs文件夹中存放文件 开发板上mount ubuntu的文件夹,mount后就像自己的文件一样 这种方式共享文件很方便 也有linux启动后,拿nfs作为根文件系统,...
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2018-10-16 |
MPSoC
Vivado(2017.1)中 BRAM IP核的配置与使用(1)
Xilinx公司的FPGA中有着很多的有用且对整个工程很有益处的IP核,比如数学类的IP核,数字信号处理使用的IP核,以及存储类的IP核,本篇文章主要介绍BRAM IP核的使用。 BRAM是FPGA定制的RAM资源,有着较大的存储空间,且在日常的工程中使用较为频繁。BRAM以阵列的方式排布于FPGA的内部,是FPGA实现各种存储功能的主要部分,是真正的双读/写端口的同步的RAM...
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2018-10-15 |
BRAM
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Vivado2017.1
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