技术 | FPGA 开发圈

FPGA入门系列1——模块书写&电路综合

本系列文章主要针对FPGA初学者编写，包括FPGA的模块书写、基础语法、状态机、RAM、UART、SPI、VGA、以及功能验证等。将每一个知识点作为一个章节进行讲解，旨在更快速的提升初学者在FPGA开发方面的能力，每一个章节中都有针对性的代码书写以及代码的讲解，可作为读者参考。

2020-02-17 | FPGA, 硬件电路

驯顺多重驱动

多重驱动定义：具有两个或更多个源的网络或信号被称为多重驱动场景。为何需要解决多重驱动场景？多重驱动的存在属于设计错误，最终值可能难以确定。

2020-02-17 | 驱动, Vivado

PS 和 PL 互联技术之AXI接口

如何设计高效的 PL 和 PS 数据交互通路是 ZYNQ 芯片设计的重中之重。AXI 全称 Advanced eXtensible Interface，是 Xilinx 从 6 系列的 FPGA 开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。

2020-02-14 | AXI, Zynq

硬件接口协议之“数字-数字编码中的极性码”

极性码采用两个电压值编码：正电平代表一种信号逻辑状态，负电平代表另一种状态。极性码包括：归零码、不归零码、双相位码、块编码等。

2020-02-14 | 硬件接口

zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置

本文介绍zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置和一些说明

2020-02-12 | Zynq

FPGA时序约束实战篇之延迟约束

对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束，Vivado也只是在Timing Report中提示warning，并不会导致时序错误，这也会让很多同学误以为这个约束可有可无。

2020-02-12 | FPGA, 时序约束

硬件接口协议之“通信线路物理层编码技术介绍”

本文主要介绍各种通信接口物理层的编码技术，包括数字-数字接口编码方式、数字-模拟接口编码方式、模拟-数字接口编码方式、模拟-模拟接口编码方式。

2020-02-12 | 硬件接口

Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。

2020-02-11 | Vivado

FPGA中的上拉下拉电阻以及开漏推挽输出电路

什么是上拉/下拉电阻？有什么作用？又该怎么用？上拉电阻：将一个不确定的信号通过电阻连接到高电平（VCC），使该信号初始电平为高电平。下拉电阻：将一个不确定的信号通过电阻连接到低电平（GND），使该信号的初始电平为低电平。

2020-02-11 | FPGA, 上拉电阻, 推挽输出

FPGA时序约束实战篇之多周期路径约束

多周期路径，我们一般按照4个步骤来约束：有使能的数据；两个有数据交互的时钟之间存在相位差；存在快时钟到慢时钟的路径；存在慢时钟到快时钟的路径。

2020-02-10 | FPGA, 时序约束

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。

2020-02-10 | FPGA, Zynq-MPSoC

FPGA 构建环境可以实现自动化？

创建 FPGA 设计和维护 Vivado® 设计套件项目时，版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更，完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。

2020-02-07 | FPGA

FPGA时序约束实战篇之伪路径约束

在不加时序约束时，Timing Report会提示很多的error，其中就有跨时钟域的error，我们可以直接在上面右键，然后设置两个时钟的伪路径。

2020-02-06 | FPGA, 时序约束

资深FPGA工程师讲给初学者的肺腑之言

很多FPGA初学者，都会怀疑学习FPGA有没有前途，发展前景怎么样，到底该怎样学习FPGA？？？各种迷茫，导致无法踏踏实实、全身心投入FPGA学习与开发工作中。下面请看看一个死磕FPGA 15年的大神给大家的肺腑之言，相信看完之后的你不在徘徊、不再犹豫、能够勇往直前。

2020-02-05 | FPGA工程师

FPGA时序约束理论篇之IO约束

I/O约束是必须要用的约束，又包括管脚约束和延迟约束。管脚约束就是指管脚分配，我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。

2020-02-05 | FPGA, 时序约束

每日头条

DPU Fingerprint详解

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

如何在Vivado中使用多个仿真集？

Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。

AMD Versal AI Edge 自适应计算加速平台之体验ARM，裸机输出(7)

本章使用一个简单的串口打印来体验一下Vivado Vitis和PS端的特性

产品升级！亚科鸿禹推出更大规模验证容量的融合Emulator--HyperSemu2.0！

HyperSemu2.0为用户提供近2亿门验证容量和稳定高效的系统运行，满足更前沿数字设计更多维验证场景的应用需求。

第二代 Versal Prime 系列适合嵌入式系统设计的五大原因

AMD 第二代 Versal Prime 系列自适应 SoC 兼具性能和效率，具备更高水平的标量性能和世界领先的可编程逻辑，可实现出色的灵活设计。

五项功能可提升边缘端嵌入式 AI 性能

AI 驱动型系统正催生指数级算力需求，使得在紧凑的空间和功率限制内设计嵌入式应用变得更具挑战性。设计人员需要支持嵌入式 AI 系统中的所有计算阶段

如何在Vivado中用工程模式使用DFX流程

本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。