技术 | FPGA 开发圈

zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置

本文介绍zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置和一些说明

2020-02-12 | Zynq

FPGA时序约束实战篇之延迟约束

对于延迟约束，相信很多同学是不怎么用的，主要可能就是不熟悉这个约束，也有的是嫌麻烦，因为有时还要计算PCB上的走线延迟导致的时间差。而且不加延迟约束，Vivado也只是在Timing Report中提示warning，并不会导致时序错误，这也会让很多同学误以为这个约束可有可无。

2020-02-12 | FPGA, 时序约束

硬件接口协议之“通信线路物理层编码技术介绍”

本文主要介绍各种通信接口物理层的编码技术，包括数字-数字接口编码方式、数字-模拟接口编码方式、模拟-数字接口编码方式、模拟-模拟接口编码方式。

2020-02-12 | 硬件接口

Vivado调试小结：ILA debug中的数据也许并不可信

FPGA的调试是个很蛋疼的事，即便Vivado已经比ISE好用了很多，但调试起来依旧蛋疼。即便是同一个程序，FPGA每次重新综合、实现后结果都多多少少会有所不同。而且加入到ila中的数据会占用RAM资源，影响布局布线的结果。

2020-02-11 | Vivado

FPGA中的上拉下拉电阻以及开漏推挽输出电路

什么是上拉/下拉电阻？有什么作用？又该怎么用？上拉电阻：将一个不确定的信号通过电阻连接到高电平（VCC），使该信号初始电平为高电平。下拉电阻：将一个不确定的信号通过电阻连接到低电平（GND），使该信号的初始电平为低电平。

2020-02-11 | FPGA, 上拉电阻, 推挽输出

FPGA时序约束实战篇之多周期路径约束

多周期路径，我们一般按照4个步骤来约束：有使能的数据；两个有数据交互的时钟之间存在相位差；存在快时钟到慢时钟的路径；存在慢时钟到快时钟的路径。

2020-02-10 | FPGA, 时序约束

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。

2020-02-10 | FPGA, Zynq-MPSoC

FPGA 构建环境可以实现自动化？

创建 FPGA 设计和维护 Vivado® 设计套件项目时，版本控制系统对于团队合作可能是一项具有挑战性的任务。工程师必须能跟踪设计变更，完整地从 HDL 或 TCL 源代码再现项目并交付特定的项目状态。

2020-02-07 | FPGA

FPGA时序约束实战篇之伪路径约束

在不加时序约束时，Timing Report会提示很多的error，其中就有跨时钟域的error，我们可以直接在上面右键，然后设置两个时钟的伪路径。

2020-02-06 | FPGA, 时序约束

资深FPGA工程师讲给初学者的肺腑之言

很多FPGA初学者，都会怀疑学习FPGA有没有前途，发展前景怎么样，到底该怎样学习FPGA？？？各种迷茫，导致无法踏踏实实、全身心投入FPGA学习与开发工作中。下面请看看一个死磕FPGA 15年的大神给大家的肺腑之言，相信看完之后的你不在徘徊、不再犹豫、能够勇往直前。

2020-02-05 | FPGA工程师

FPGA时序约束理论篇之IO约束

I/O约束是必须要用的约束，又包括管脚约束和延迟约束。管脚约束就是指管脚分配，我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。

2020-02-05 | FPGA, 时序约束

FPGA系列之“GTx的参考时钟”

本文主要介绍Xilinx FPGA的GTx的参考时钟。下面就从参考时钟的模式、参考时钟的选择等方面进行介绍。

2020-02-04 | FPGA, 时钟

基于 FPGA 硬件设计DDS的跳频信号产生系统

跳频通信具有良好的抗干扰、抗多径衰落、抗截获等能力和同步迅速等特点，广泛应用于军事、交通、商业等各个领域。其关键技术主要有三点:跳频序列发生器、跳频频率合成器和跳频同步器。

2020-02-03 | FPGA, 硬件设计, DDS

值得收藏的FPGA硬件PCB布局小技巧（AD）

① 滤波电容的放置要与电源接近，振荡器也是，在振荡器前端放电阻。② 通过Design的Board Shape改变电路板大小。

2020-01-20 | FPGA, PCB

基于FPGA的SPI协议实现

SPI——串行外围设备接口。是Motorola首先在其MC68HCXX系列处理器上定义的。SPI接口主要应用在EEPROM、FLASH、实时时钟，AD转换器以及数字信号处理器和数字信号解码器之间。SPI是一种高速，全双工，同步的通信总线，在芯片上只占用四根线（CS、MOSI、MISO、SCK），极大的节约了芯片的引脚。

2020-01-19 | FPGA, SPI