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有时CPU需要与PL进行小批量的数据交换，可以通过BRAM模块，也就是Block RAM实现此要求。本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。

自从 Vitis 发布后，Xilinx 在 Github 上持续开源了很多资源，方便开发者进行自己的设计，减少产品上市时间。所以本期文章我们来看下如何获取和使用 Github 上的开放资源。

PL和PS的高效交互是zynq soc开发的重中之重，我们常常需要将PL端的大量数据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。

Xilinx官方为大家提供了很多IP核，在Vivado的IP Catalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核

鉴于DNN 在研究和技术方面的巨大投资，很明显，DNN 作为首选解决方案的适用范围，将会继续迅速扩大。然而，在可预见的未来，许多应用将通过传统技术（包括其他形式的机器学习）或通过深度学习和传统算法的组合，来获得最好的解决方案。接下来，我们就一起了解一下，深度学习在机器视觉中的典型应用。

FreeRTOS在 void vTaskStartScheduler( void )里调用 configSETUP_TICK_INTERRUPT()， 也就是void FreeRTOS_SetupTickInterrupt( void )。void FreeRTOS_SetupTickInterrupt( void )在文件portZynqUltrascale.c里实现

之前群里有一些关于在Vivado中IP综合时出现各种问题，大部分通过reset_project这个TCL命令解决，今天就简单分析一下reset_project这个命令的作用。