技术 | FPGA 开发圈

浮点数和定点数的相互转换

学艺不精的后果就在于：学而不思则罔。圣人太厉害了，总结得很到位。比如最近项目中涉及到浮点和定点的转换，自己就有点蒙，边看边实验，还算理解了，作文以记之

2020-03-10 | 浮点数, 定点数

FPGA是网络交换领域的不二选择

最近有朋友问，公众号为什么起名叫网络交换FPGA？今天这篇文章就来回答一下。我们将从网络交换的历史讲起，也正如机器学习也赶上了ASIC工艺发展才引起革命性的变化一样。技术发展的历程中，总有那些看似不相关的技术结合起来，结果导致翻天覆地的变化

2020-03-10 | FPGA, 网络交换

AXI 基础第 1 讲 - AXI 简介

近来，几乎每个赛灵思 IP 都使用 AXI 接口。Zynq®、Zynq MP、MicroBlaze™ 和全新的 Versal™ 处理器都无一例外使用 AXI 接口。因此，AXI 接口已成为几乎所有新的赛灵思器件设计中不可或缺的一部分。充分了解其基础知识对于赛灵思器件的设计和调试都很有帮助。本篇博文将介绍赛灵思器件上的 AXI3/AXI4 的相关基础知识。

2020-03-09 | 每日头条, AXI接口, AXI4接口

Xilinx Floating-Point IP

2020-03-09 | IP

无线通信中的扰码

对数字信号的比特进行随机处理，减少连0和连1的出现，从而减少码间干扰和抖动，方便接收端的时钟提取；同时又扩展了基带信号频谱，起到加密的效果。为了保证在任何情况下进入传输信道的数据码流中“0”与“1”的概率都能基本相等，传输系统会用一个伪随机序列对输入的传送码流进行扰乱处理，将二进制数字信息做“随机化”处理

2020-03-09 |

Pblock使用

Pblock是对一些逻辑实行物理上的约束，即把一些逻辑绑定到FPGA上固定的资源区域内。它是优化走线，改善时序的一种很重要方法。Pblock的大小限定了该逻辑单元使用的FPGA资源，pblock的位置限定了逻辑单元在FPGA中的位置。通常一个pblock大小不要超过总设计资源的20%。如果pblock占比资源很大，就要将一个pblock划分给更底层的逻辑

2020-03-09 | Pblock

FPGA+CPU助力数据中心实现图像处理应用体验与服务成本新平衡

本文深维科技联合创始人兼CEO樊平详细剖析了图片加速的必要性、当前实际的图片解决方案与部署方式以及如何通过FPGA+CPU异构计算的方案维护用户体验与服务成本新平衡。

2020-03-06 | 图像处理, 深维科技, JPEG2WebP

AI加速的前前后后

做深度学习加速器已经两年了，从RTL设计到仿真验证，以及相应的去了解了Linux驱动，深度学习压缩方法等等。今天来捋一捋AI加速器都涉及到哪些领域，需要哪些方面的知识。可以用于AI加速器的主要有三种不同架构的器件种类：CPU，GPU，AI芯片/FPGA。

2020-03-04 | AI加速

FPGA的IO

关键内容提要：（1） FPGA IO命名方式；（2） FPGA的上电时序今天想和大家一起聊聊FPGA的IO。

2020-03-04 | FPGA

Xlinx IP Core实现FFT变换——为什么你的matlab数据无法严格比对？

Xilinx FFT IP介绍：缩放因子等参数应该注意的matlab数据比对细节。

2020-03-03 | Matlab, FFT IP

将赛灵思 SDK 工程移植到 Vitis 的分步指南

从 2019.2 版开始，赛灵思 SDK 开发环境已统一整合到全功能一体化的 Vitis™ 统一软件平台中。尊敬的 SDK 用户，您只需轻点几下鼠标即可体验这一功能丰富的工具！

2020-03-02 | 赛灵思, SDK, Vitis, 每日头条

【 Vivado 】XDC文件的约束顺序

由于XDC约束是按顺序应用的，并且基于明确的优先级规则进行优先级排序，因此必须仔细检查约束的顺序。如果多个物理约束发生冲突，则最新约束将获胜。例如，如果通过多个XDC文件为I / O端口分配了不同的位置（LOC），则分配给该端口的最新位置优先。

2020-02-28 | Vivado, XDC

Xilinx OpenCL的存储模型

在OpenCL中提供的存储模型中，有如下几种Memory类型。Host Memory：Host Memory指的是连接在主板上的内存条，仅供host进行数据读取。Off-Chip Global memory：Off-Chip Global memory 指的是在FPGA板卡上通过硬件与FPGA芯片连接的内存条。数据存取所花费的时间相对较长，但是容量相对较大。

2020-02-28 | Xilinx, OpenCL