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周末创客|用PYNQ做一个节日立方彩灯
NeoPixels是数字控制的红、绿、蓝像素。由于每种颜色都由8位表示,总共24位,因此每个像素可以显示16777216种颜色中的一种。每个NeoPixel实际上是一个WS2812 LED。这些LED包含五个输入端,相对于地(VSS)在3.3V到5.0V(VDD和VCC)的电压范围内工作。
2020-12-21 |
PYNQ
,
NeoPixel
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章 硬件原理图介绍
AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片,型号为XCZU2CG-1SFVC784I。AXU2CGA的PS端挂载了2片DDR4(2GB,32bit)和1片256Mb的QSPI FLASH。
2020-12-21 |
AXU2CGA
,
XCZU2CG
,
每日头条
TVM学习(二):算符融合
算符融合将多个计算单元揉进一个计算核中进行,减少了中间数据的搬移,节省了计算时间。TVM中将计算算符分成四种: 1 injective。一一映射函数,比如加法,点乘等。 2 reduction。输入到输出具有降维性质的,比如sum。 3 complex-out。这是计算比较复杂的,比如卷积运算等。 4 opaque。无法被融合的算符,比如sort。
2020-12-18 |
TVM
,
算符融合
【ZYNQ Ultrascale+ MPSOC FPGA教程】第一章 MPSoC芯片介绍
Zynq UltraScale+ MPSoC系列是Xilinx第二代Zynq平台。其亮点在于FPGA里包含了完整的ARM处理子系统(PS),包含了四核Cortex-A53处理器或双核Cortex-A53加双核Cortex-R5处理器,整个处理器的搭建都以处理器为中心,而且处理器子系统中集成了内存控制器和大量的外设,使处理器核在Zynq中完全独立于可编程逻辑单元
2020-12-18 |
MPSoC
Vitis Vision | 利用Vitis HLS tcl shell 一键跑通视觉加速例程
在论坛上遇到在高层次综合工具中调用视觉库遇到的大多数问题都和 opencv 库以及Xilinx Vision 库的安装路径有关,如今 Vitis HLS 2020.1 之后的版本都不再提供OpenCV 的预编译库,就更需要开发者们将各自工作环境中的库路径,环境变量都设置好。希望这篇博文能给大家调用 Vitis Vision Library 提供向导,提升效率。
2020-12-17 |
视觉加速
,
Vitis-HLS
,
每日头条
Xilinx的FPGA产品繁多,选型从何入手?只需5分钟,给你讲透~
Xilinx拥有非常广泛的产品组合,涉及非常多的细分市场,并提供了各种各样的部署方法,因此对于刚接触FPGA的新手来说,可能很难了解“全局”。
2020-12-17 |
FPGA
【工程师分享】在MPSoC上运行基于eglfs_kms的QT应用程序
Xilinx为MPSoC支持4种libMali的backend: X11, Wayland/GBM, Fbdev, Headless-EGL。QT支持4种plugin(插件)或者backend,FB,X11,Wayland,eglfs。对不同的plugin(插件)或者backend,QT应用层是一样的。
2020-12-15 |
MPSoC
揭秘:普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快?
随着云计算的兴起,越来越多的计算被部署到云端来执行,数据中心的运营模式逐渐云化,从接入模式来看,当前部署的云计算主要分为公有云、私有云和混合云。私有云主要是单位或者个人使用的云计算资源,不对外提供,因此可以不兼容传统以太网,在诸如高性能的分布式计算应用场景下有较好的应用前景
2020-12-14 |
Alveo-U50
,
VCU118
开源方案|PYNQ框架下开发可重构运动控制器
这项工作是由加州州立理工大学波莫纳分校、C3SR的产学合作课程设计项目。该项目的目标是创建一个通用的运动控制器,与任何运动控制系统或设备兼容,解决工业和开源运动控制器中的问题,同时也相对便宜,易于对创作者群体进行扩展。
2020-12-14 |
PYNQ
,
可重构运动控制器
开发者分享 | 如何在设计里例化并使用BSCANE2模块 (一)
在 FPGA 中,JTAG 管脚除了负责原始的芯片测试功能 (IEEE1149.1),还主要用于下载和调试,比如ILA就是通过 JTAG 接口捕捉内部逻辑信号,送回 ISE 或 Vivado,并在界面上直接显示和控制。BSCANE2 其实就是实现这一内外沟通的关键核心模块,这部分实现对于用户来说是透明的。 那么如何利用BSCANE2 模块,构建用户自己的专用内部扫描链/功能链呢?
2020-12-11 |
BSCANE2
,
KC705
,
每日头条
Zynq UltraScale+ 器件 — PS DNA 没有写保护,是一个与 PL DNA 不同的值
Xilinx 用两个 96 位独特器件标识符(称为器件 DNA)为每个 Zynq UltraScale+ 器件编程。一个 DNA 值位于可编程逻辑 (PL) 中,另一个 DNA 值位于处理系统 (PS) 中。这两个 DNA 值是不同的,但每个 DNA 都有以下属性及读取访问方法。
2020-12-10 |
Zynq UltraScale+
一起玩Ultra96之GPIO操作
本文提供Ultra96 board相关文档下载(开发板介绍/原理图/硬件使用手册/参考设计等有用资源)
2020-12-10 |
Ultra96
,
GPIO
提升效率的神经网络模型出现了!
神经网络可以被归类为一组大致模仿人脑建模方式的算法,能够通过引入新数据来完成“学习”过程。因此,开发专用的“计算高效型”神经网络模型,会为机器学习带来诸多好处。
2020-12-09 |
神经网络
TVM学习(一)
使用FPGA进行神经网络加速需要编译器的支持,因为一个复杂的神经网络会产生大量的指令,手写指令不能满足通用化要求,费时又费力。编译器依据神经网络的图结构,产生硬件可执行指令序列。从广义上讲,编译器包括了前端和后端,前端主要实现从tensorflow等深度学习框架描述的网络结构形式到新表示的转化
2020-12-08 |
TVM
,
神经网络
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网络加速
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FPGA加速
有关 UltraScale HW-SYSMON 的设计咨询:I2C 接口上意外启用写操作的安全性隐患
在 I2C 接口中意外启用写入时, UltraScale 器件的 HW-SYSMON 出现问题。这将使攻击者可直接写入接口。
2020-12-08 |
UltraScale
,
HW-SYSMON
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