技术 | FPGA 开发圈

如何在 Vivado 中更改自定义的 Interface？

因为 BD 中连线太多，所以想自定义下 interface 简化连线，定义好了一个 interface，但当准备在自定义 IP 中指定它时，发现我把一个信号的方向搞错了，应该定义成 out，但实际定义成了 in，所以想简单的改一下方向。

2021-03-26 | Vivado

开发者分享 | Alveo加速卡上管理子系统 CMC 介绍

Alveo 加速卡除了有我们 ultrascale+系列的芯片以外，还有 TI 的 MSP432，它的作用就是监控板子的状态，比如电流电压温度等信息。主控端可以通过 FPGA，访问 MPS432，然后获取这些信息。那么怎么样简单的获得这些信息呢，为此我们准备了 CMSIP。

2021-03-25 | Alveo加速卡, MPS432, 每日头条

【Zynq-7000 SoC 设计咨询】：BootROM NAND 驱动中发生缓冲器上溢

从 NAND 闪存启动 Zynq-7000 SoC 器件时，BootROM 中的 NAND 驱动在 NAND 参数页面 (Parameter Page) 中执行读取时不会对输入进行验证。如果从参数页面读入的备用字节包含恶意的非法值，则会导致缓冲器上溢，从而可能导致执行任意代码。

2021-03-23 | Zynq-7000, NAND接口

TVM学习（八）pass总结

Pass是TVM中基于relay IR进行的优化，目的是去除冗余算子，进行硬件友好的算子转换，最终能够提高硬件运行效率。由tensorflow等深度学习框架生成的图机构中，含有很多可以优化的算子，比如expand_dim，len等，其实在编译阶段完全可以优化掉，从而能够减少硬件的计算，以及避免出现硬件不支持的算子。

2021-03-22 | TVM

开发者分享 | 如何在 Petalinux 下定位 decice-tree 错误

今天邀请到赛灵思专家和大家分享下如何在 Petalinux 下定位 decice-tree 错误的一些技巧。

2021-03-19 | Petalinux

开启无限可能的世界：Vitis HLS 前端现已全面开源

赛灵思一直致力于支持开源计划的不断飞跃，为帮助开发人员和研发社区充分发挥自适应计算的优势，我们再次做出了令人振奋的举措: 在 GitHub 上开放提供 Vitis HLS（高层次综合）前端。Vitis HLS 工具能够将 C++ 和 OpenCL™ 功能部署到器件的逻辑结构和 RAM/DSP 块上。

2021-03-18 | Vitis-HLS

【用户指南】探索 Versal ACAP 设计方法论

身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对海量数据处理需求，赛灵思 Versal ACAP多核异构计算平台致力于帮助所有开发者保持即时的灵活应变能力。

2021-03-17 | Versal ACAP, 用户指南

一文看懂FPGA原型验证的技术进阶之路

目前ASIC的设计变得越来越大，越来越复杂，单片FPGA已不能满足原型验证要求，多片FPGA验证应运而生。RTL逻辑的分割、多片FPGA之间的互联拓扑结构、I/O分配、高速接口都对应用FPGA原型验证的芯片开发者提出了更高的要求也带来了前所未有的挑战。

2021-03-16 | FPGA原型验证, 新思科技

基于FPGA的超低延时硬件加速行情解析系统

本文针对上海证券交易所的行情发布系统，采用Verilog硬件描述语言，在FPGA加速卡上开发了对行情信息流的以太网，IP和UDP以及FAST协议的硬件解码，设计了支持指令集编程的微指令加速引擎。与传统的基于软件的方法相比，本文提出的专用硬件处理方案延时可降低10倍以上。

2021-03-15 | 硬件加速, 行情信息, FPGA加速, Alveo-U200

开发者分享 | 调试 FFT C-Model 仿真和 FFTIP 前仿

有很多客户在比较 FFT C-Model 仿真和 FFTIP 前仿遇到问题。今天赛灵思技术专家对此提出三种原因和解决办法。

2021-03-12 | 仿真

运用示波器和用户可定义的 FPGA 提高测量质量与速度

示波器的需求急速成长，同时新的研究和测试应用也需要更多、更快、更复杂的讯号。这会需要更具智能功能的测试设备，才能准确侦测特定的讯号状况并避免空滞时间、在采集期间处理资料以缩短测试时间，或者是快速产生反馈讯号以控制待测装置 (DUT)。过去十年来，强大 PC 软件和模... 阅读详情

2021-03-11 | 示波器, FPGA 应用, PXIe-5171R

首个基于FPGA开源200Gbps数据包逆解析器的设计

P4改变了网络格局，因为它允许表达自定义数据包处理。近年来，有几篇著作将P4程序映射到FPGA。但是，这些工作大部分都集中在实现数据包解析器或match action阶段。迄今为止，尚未有报道提出关于FPGA的通用数据包逆解析的原理。推荐一篇2021年FPGA顶会会议论文，介绍基于FPGA开源200Gbps数据包逆解析器的设计与实现。

2021-03-08 | P4语言

Vitis 2019.2 — 由 Ubuntu 16.04 机器上不兼容 GTK 版本导致的 Eclipse GUI 问题

由 Ubuntu 16.04 机器上不兼容 GTK 版本导致的 Eclipse GUI 问题

2021-03-05 | ubuntu16.04, Vitis-2019.2

人工智能引发能源问题，我们该怎么办？（三）

在本系列的前几篇文章中，我们讨论了 Dennard Scaling 和摩尔定律的细目以及对专用和适应性加速器的需求。然后，我们深入研究了功耗问题，并讨论了网络压缩的高级优势。在这第三篇文章中，我们将探讨专门构建的“计算有效”神经网络模型的优点和挑战。

2021-03-02 | 人工智能, 机器学习, TPUv1

开发者分享 | 如何给 u-boot 的源码生成 patch 并在 Petalinux 中编译

在软件开发过程中我们经常遇到用 patch 来传递和更新代码的场景。今天赛灵思技术专家以一个端到端的例子来演示在 Petalinux 使用过程中，如何给 u-boot 的源码生成patch 并在 Petalinux 中进行编译。

2021-03-01 | u-boot, Petalinux, FPGA编译

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本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

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Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

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本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

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EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。