技术

循环冗余码校验（CRC）是一种众所周知的错误检测代码，已广泛用于以太网，PCIe和其他传输协议中。现有的基于FPGA的实现解决方案在高性能场景中会遇到资源过度利用的问题。填充零问题和可编程性的引入进一步加剧了这个问题。在本文中，提出了stride-by-5算法，以实现FPGA资源的最佳利用。提出了pipelining go back算法来解决填充零问题。

DONE 变为高电平后应给 CCLK 应用多少个时钟周期以确保我的 FPGA 器件完全工作。

Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。 因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。 DDR PHY 与电路板调试： Zynq UltraScale... 阅读详情

赛灵思 MATLAB & Simulink Add-on插件是将 ModelComposer 和 System Generator forDSP 完美结合的统一工具。它是一种基于模型的设计工具，帮助算法和 RTL /硬件开发者在 MathWorks Simulink® 环境中以赛灵思器件为目标，快速开展设计与探索。

在本例程中，我们要做的是LED灯控制实验，每秒钟控制开发板上的LED灯翻转一次，实现亮、灭、亮、灭的控制。会控制LED灯，其它外设也慢慢就会了。

很多初学者看到板上只有一个25Mhz时钟输入的时候都产生疑惑，时钟怎么是25Mhz？如果要工作在100Mhz、150Mhz怎么办？其实在很多FPGA芯片内部都集成了PLL，其他厂商可能不叫PLL，但是也有类似的功能模块，通过PLL可以倍频分频，产生其他很多时钟。本实验通过调用PLL IP core来学习PLL的使用、vivado的IP core使用方法。

本文主要介绍verilog基础模块，夯实基础，对深入学习FPGA会有很大帮助。