Xilinx推出具有突破性技术的 Vivado ML 以加速设计收敛并提升 QoR，以及先进的 DFX 功能，可实现时间计算的创新形式。

赛灵思公司今日宣布推出 Vivado® ML 版，这是业内首个基于机器学习（ ML ）优化算法以及先进的面向团队协作的设计流程打造的 FPGA EDA 工具套件，可以显著节省设计时间与成本。与目前的 Vivado HLx 版本相比，Vivado ML 版将复杂设计的编译时间缩短了 5 倍，同时还提供了突破性的平均达 10% 的结果质量（ QoR ）提升。

为提升女性在技术职业中的表现、参与度以及创业技能和能力，赛灵思与全球重点大学一起发起全新的技术女性 WIT 资助计划，该计划旨在通过设立专项奖金来吸引、发展和鼓励更多女性投身于技术领域职业生涯。

Versal Premium ACAP 系列符合 PCIe 规范修订版 5.0，并且通过每通道 32 GT/s 的传输速度支持全部链路速率。 本视频演示了 Versal Premium ACAP 中面向 PCIe 的两个可用子系统，这在下一代网络和云基础架构中至关重要。

当在硬件配置中包含“大型发送卸载 (Large Send Offload)”并在缓冲区描述符中启用 LSO 功能时，GEM IP 可能通过中断状态寄存器的位 6（同样反映在发射状态寄存器的位 4 中）错误触发“amba error”中断事件。除了误报此错误外，并未观测到任何功能性问题，且仍可继续使用 LSO 卸载功能。

Bluespec近日宣布已加入Xilinx Partner Program，并向Xilinx用户开放两款优化升级的RISC-V处理器IP。这两款RISC-V处理器系列是为了满足不同性能和资源的需求而定制的，可以在Xilinx的Vivado和Vitis环境下使用