FPGA 开发圈 | FPGA 社区

逻辑门的三个“门”

通过适当地组合多个逻辑门，可以构建具有更重要功能的复合逻辑系统

2023-12-29 | 逻辑门

FPGA图像处理方法详解

图像在采集和传输的过程中，通常会产生噪声，使图像质量降低，影响后续处理

2023-12-29 | FPGA, 图像处理

AMD扩大第三代EPYC CPU产品阵容，为主流应用带来更卓越的价值

第三代AMD EPYC CPU产品组合支持一系列可广泛部署的企业服务器解决方案

2023-12-28 | EPYC, CPU, AMD

AMD Instinct MI300X 加速器为 AI 和 HPC 提速

Instinct MI300X 加速器提供 192GB 的 HBM3 显存，峰值显存带宽可达到 5.3 TB/秒。

2023-12-28 | MI300X, AI技术, HPC

【FPGA】正确处理设计优先级--或许能帮你节省50%的资源

本文将介绍一种FPGA设计技术，该技术可以改变 FPGA 设计的规模大小和使用性能

2023-12-28 | FPGA设计

HLS中pragma的归纳总结（入门级）

本文介绍了一些directive，仅供参考。

2023-12-28 | HLS, ug902, Vitis

实现一个鲁棒的微控制器到 FPGA SPI 接口: 第3部分 - FPGA 顶层模块

本文继续探讨微控制器(uC)到现场可编程门阵列(FPGA)接口

2023-12-27 | 微控制器, FPGA, SPI接口

【FPGA】减少路径上的LUT个数使速度更快

对FPGA设计而言如果想速度更快则应当努力减少路径上LUT的个数

2023-12-27 | FPGA, LUT

戴尔携手AMD扩大生成式人工智能产品线

戴尔最新宣布推出基于AMD技术的高性能计算服务器，旨在满足人工智能工作负载需求

2023-12-27 | 戴尔, 人工智能, MI300X, XE9680, 服务器

AI 引擎内核与 graph 编程指南v2023.1

本文描述 AI 引擎内核与 graph 编程的内部函数。

2023-12-26 | UG1079, AI引擎

FPGA与ASIC有什么差异？二者该如何选用？

本文将讲解什么是FPGA？和什么是ASIC？

2023-12-26 | FPGA, ASIC, 数字电路

CXL 应用和机会

本文探讨了 CXL 规范，并推测了加速或实现高性能计算的新应用加速的机会

2023-12-26 | CXL, HPC, 高性能计算

生成式AI，需要多少芯片？

到 2023 年，企业将在生成式 AI 上投资超过 194 亿美元

2023-12-26 | AI技术, MI300X, GenAI

实现稳健的微控制器到 FPGA SPI 接口: 第2部分 - 协议定义

本文将描述通信协议和相关帧的属性

2023-12-25 | 微控制器, SPI接口, FPGA

MicroSAR数字接收机的FPGA实现

microASAR数字接收机配备了一个12bit 500MHz ADC和一个Xilinx Virtex-5 FX-30T FPGA

2023-12-25 | MicroSAR, FPGA

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer