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FPGA 大神 Adam Taylor 使用 ChipScope 调试 AMD Versal 设计
开放架构破局eFPGA困境，Zero ASIC Platypus要做下一个RISC-V？
精通 FPGA 优化：在 AMD Versal™ SoC 上实现高速数据传输与 AI 加速
RFSoC应用笔记 - RF数据转换器（16）：API使用指南之系统设置相关函数
本文主要介绍关于RF数据转换器的系统配置函数的相关使用方法。
2023-02-10 |
RFSoC
,
RF数据转换器
从FPGA说起的深度学习（二）
本文介绍使用 FPGA 实现深度学习的技术
2023-02-10 |
FPGA
,
深度学习
ZYNQ中的接口
Zynq PS 实现了众多接口，既有 PS 和 PL 之间的，也有 PS 和外部部件之间的
2023-02-10 |
Zynq
智能门锁 | 借助机器学习提升安全性
今天，安全性问题萦绕在每个人的心头。随着技术越来越先进，要想绕过其他人创建的旧系统也变得易如反掌
2023-02-09 |
智能门锁
,
机器学习
,
Zynq
,
每日头条
AMD Vitis AI 3.0 新功能详解
我们将向您介绍 Vitis AI 3.0 版本启用的一些新功能和增强功能
2023-02-09 |
AI推理
,
Vitis AI
,
每日头条
AMD高管谈DPU策略及产业
Soni 广泛地讲述了她丰富的职业旅程，以及 12 年来专注于颠覆性技术和建立初创公司的出色表现
2023-02-09 |
DPU
,
每日头条
,
AMD
带你快速入门AXI4总线--AXI4-Stream篇（2）：XILINX AXI4-Stream接口IP源码仿真分析
Vivado在打包IP核的时候提供了AXI4-Stream的接口，接下来分别例化两个IP
2023-02-09 |
AXI4总线
,
AXI4-Stream
如何在Vivado中对RTL源文件进行加密
本文介绍在使用源文件加密时的一些基本概念以及一些常见的问题
2023-02-08 |
Vivado
,
RTL
,
每日头条
从FPGA说起的深度学习（一）
本文将解释“什么是深度学习”和“使用 FPGA 进行深度学习的好处”
2023-02-08 |
FPGA
,
深度学习
Zynq实现二层网络加密转发
本次设计选用了两块ZYNQ开发板，ZYNQ支持双千兆网卡，操作系统为linux
2023-02-08 |
Zynq
,
网络加密
FPGA 时序约束 二 ：创建时钟和时钟不相关约束
创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么
2023-02-08 |
FPGA
,
时序约束
RFSoC应用笔记 - RF数据转换器（15）：API使用指南之Libmetal与结构体说明
本文介绍了RFSoC RF 数据转换器的 RFdc 驱动程序的结构体的部分
2023-02-07 |
RFSoC
,
RF数据转换器
带你快速入门AXI4总线--AXI4-Lite篇（2）：XILINX AXI4-Lite接口IP源码仿真分析（Slave接口）
在这篇文章中，我们照葫芦画瓢，也打包2个AXI4-Lite接口的IP，来对其的仿真和原始代码学习一番
2023-02-07 |
AXI4总线
,
AXI4-Lite
Petalinux下SATA接口设计
Zynq UltraScale+ MPSOC在PS侧扩展了PS-GTR接口，可以灵活的支持PCIe、SATA和USB3.0连接
2023-02-07 |
Petalinux
,
SATA接口
JESD204接口调试总结——JESD204+In-system-ibert
之前我们在讲serdes的时候讲到了使用in-system-ibert来进行眼图的扫描
2023-02-06 |
JESD204
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