FPGA 开发圈 | FPGA 社区

ZYNQ学习之路——DNNDK简介与环境配置

深鉴科技的DNNDK，是一个基于xilinx FPGA的SDK端的深度学习开发工具包，能够快速的实现深度学习的硬件化。本文来了解深鉴科技DNNDK内容。

2021-11-15 | Zynq, DNNDK

Vitis 2021.2 现已推出！

了解 Vitis 2021.2 的新特性和增强功能

2021-11-12 | Vitis 2021.2

PCIe 中的 UltraScale+ 手动眼扫描需要额外的 DRP 仲裁逻辑

如果要在 UltraScale+ 器件中执行手动眼扫描，重新排列程序会导致 PCIe 重新训练，降至第一代产品的速度，并停留在那里。

2021-11-12 | PCIe, UltraScale+

ZYNQ学习之路——在SDx中使用xfOpenCV图像加速处理

本文以Zturnboard为例介绍如何在SDSoC中使用OpenCV，本文在Ubuntu 16 64位,SDSoC2018.2(安装在ubuntu中)中测试通过。

2021-11-12 | Zynq, xfOpenCV, 图像加速处理, reVISION

Zynq-PS-SDK(1) 之 MIO 使用

Zynq 7020 的 PS 端（ARM 端）的外设 IO（也叫 IOP）分为 MIO 和 EMIO，他们有什么区别呢？

2021-11-12 | Zynq

Zynq UltraScale+ MPSoC：软件开发者指南 (v2021.2)

本指南总结了使用 Xilinx® Zynq® UltraScale+™ MPSoC 器件进行设计所需的以软件为中心的信息。

2021-11-11 | UG1137, 软件开发

采用 PYNQ 和 Vitis AI 的智能办公解决方案

在这个项目中，我将创建一款用于智能办公室移动办公布局的应用。我将使用 Ultra96-V2 演示 Vitis AI 模型库和面向 PYNQ 的 DPU IP 核的编译流程。

2021-11-11 | PYNQ, Vitis-AI, 智能办公, Ultra96-V2

Xilinx Vivado 2020.1里面AXI Interrupt Controller无法选择中断的个数

虽然看起来AXI Interrupt Controller的intr[0:0]位宽无法修改，但实际上，添加一个Concat IP，这个IP可以设置In0的个数，设置为2。In0连接上中断线后，再把dout和intr相连

2021-11-11 | Vivado 2020.1

false path和asynchronous的区别

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。

2021-11-11 | FPGA, 时序约束

自适应计算：智能化与高能效融合的最优解

随着智能计算逐渐渗透到数字世界的方方面面，如何更高效地应用智能计算，成为所有致力于改变世界的开发者所需面对的关键难题。

2021-11-10 | 自适应计算, 异构计算, Adapt

完美实现超低时延 4k60 4:4:4 视频传输

美乐威基于赛灵思Zynq® UltraScale+™ EV平台，打造了全新KVM坐席管理系统方案，能够提供前所未有的超低时延、高品质端到端音视频传输，成为千兆网环境部署的理想选择。

2021-11-10 | Zynq-MPSoC, 音视频传输

Vivado - 如何定义 Verilog Macro？

如何在 Vivado Design Suite 中定义 Verilog Macro？

2021-11-10 | Vivado

【下载】视频应用水平同步锁定系统应用说明

本文描述了一种使用 Xilinx器件和 PICXO 的技术，该技术去除了外部 PLL 电路以允许 SDI 视频输出与输入 HSYNC 时钟同步。

2021-11-10 | XAPP1308, 视频应用, PICXO

嵌入式 AI 需要什么样的解决方案

近年来，AI 在边缘端的应用已成为不可阻挡的趋势，嵌入式AI指的就是这种在边缘端即可高效处理各种深度学习神经网络的应用加速模式。嵌入式AI能够让产品在设备层即可发挥智能化的检测、识别、分类等功能，因此成为智能产品开发或产业升级换代的热点。

2021-11-09 | AI技术, KRIA

【下载】使用千兆位收发器分数 PLL 的全数字VCXO替代方案应用说明

本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。

2021-11-09 | 千兆位收发器, VCXO

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。