使用视觉 AI 入门套件实现智能相机加速应用
judy 在 周三, 04/28/2021 - 14:36 提交
本演示概述了智能相机应用，并指导用户如何设置环境、运行加速应用以及从应用自定义 AI 模型以及生成基准测试数据。
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【用户指南】 Vitis AI：加速AI潜能的创新性探索
judy 在 周三, 04/28/2021 - 10:21 提交
随着第三次人工智能浪潮的到来，AI正以前所未有的速度覆盖生产和管理等领域，市场对AI推断的效率与易用性都提出了更高的要求。赛灵思通过 Vitis AI和自适应计算加速平台充分发掘AI 加速潜能并将底层 FPGA 和 ACAP 的繁复细节抽象化，帮助缺乏专业知识的用户轻松开发深度学习推断应用，再度刷新AI推断的高效性和易用性。
好消息，两大 7nm Versal 系列全面量产出货了！
judy 在 周三, 04/28/2021 - 09:47 提交
赛灵思今日宣布，其 Versal AI Core 与 Versal Prime 系列器件现已全面量产并向客户出货。此外，Versal 产品组合的第三个系列 Versal Premium 也已通过赛灵思早期试用计划出货给多家一级客户。
5G 颠覆通信供应链，竞争形态多样且复杂
judy 在 周三, 04/28/2021 - 09:32 提交
FPGA、SoC 及️自适应计算加速平台 (ACAP) 的发明者赛灵思指出：5G 对市场来说是颠覆性的，它催生了新型运营商和供应商且改变了运营商和代工厂 (OEM) 之间的合作方式，例如，O-RAN (开放式无线电接取网络) 和电信基础架构计划 (Telecom Infra Project, TIP) 正在打破现有的商业模式，孕育出规模更小、更多样化的提供商
【工程师分享】ZCU106在PLDDR实现超低延时编码
judy 在 周二, 04/27/2021 - 16:38 提交
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency XV20 提供了详细命令。缺省情况下，编码使用的是PS DDR。如果PS DDR已经被其它应用占用，也可以让编码使用的PL DDR。在VCU TRD 2020.2的例子zcu106_llp2_xv20基础上，做如下更改，可以实现使用PL DDR编码。
【下载】非整数数据恢复单元应用说明（v1.0）
judy 在 周二, 04/27/2021 - 16:27 提交
本文描述了Versal™ ACAP的一个非整数数据恢复单元（NIDRU）。NIDRU将较低的数据速率限制扩展到0 Mb/s，并允许SelectIO作为时钟和数据恢复单元运行。
FPGA设计中的优化问题
judy 在 周二, 04/27/2021 - 10:10 提交
两大优化方向：面积优化、速度优化，相互制约。
Xilinx Kria SOM 和 Vision AI 入门套件
judy 在 周二, 04/27/2021 - 09:51 提交
本演示概述了 Xilinx Kria SOM 和视觉 AI 入门套件，并指导用户开始使用该套件进行设计。
贸泽携手Xilinx推出全新的可编程单芯片自适应无线电平台电子书
judy 在 周一, 04/26/2021 - 14:33 提交
本电子书重点介绍了Xilinx Zync® UltraScale+™ RFSoC，一个可扩展至完全支持6GHz以下频段的单芯片自适应无线电平台。此高性能RFSoC支持雷达、5G和卫星通信等RF无线解决方案所需的低功耗、高性能等特性。Zynq UltraScale+ RFSoC ZCU111评估套件旨在评估UltraScale+ ZCU28DR器件，并提供全面的射频模数信号链原型平台。
Xilinx FPGA底层资源介绍
judy 在 周一, 04/26/2021 - 11:59 提交
XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver