FPGA的IO
judy 在 周一, 04/26/2021 - 09:56 提交
虽然很多FPGA工程师都是写代码，但是作为硬件编程工程师，如果不熟悉FPGA的底层资源和架构，是很难写出高质量的代码——至少很难写出复杂逻辑的高质量代码，也很难站在系统的层面去考虑芯片的选型等问题。那熟悉FPGA架构，首先最主要的一点，我们先来了解FPGA的IO
All node
面向关键应用的 Xilinx AI 视频分析
judy 在 周一, 04/26/2021 - 09:27 提交
Xilinx AI 视频分析平台提供了强大的解决方案，这些解决方案可解决世界上最关键、最复杂的推断应用。这款智慧世界将不足 100ms 的端到端管道时延和 Xilinx (tm) 加速器卡的海量并行处理进行完美结合，能够以绝对最低的硬件投入提供业界最佳的性能。
【工程师分享】ZCU106的超低延时gstreamer编解码命令
judy 在 周日, 04/25/2021 - 15:53 提交
Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency NV16 提供了详细命令。下面的命令，能表现得更加稳定。
【Vivado Design Suite 用户指南】：设计分析与收敛技巧
judy 在 周日, 04/25/2021 - 10:20 提交
本文详细介绍Vivado工具对FPGA设计进行逻辑和时序分析的特点，以及工具生成的报告和信息。讨论实现时序收敛的方法，包括审查时钟树和时序约束，设计底层规划，以及平衡运行时间和结果。
开源方案|PYNQ框架让端云结合预测性维护部署更便捷
judy 在 周日, 04/25/2021 - 09:49 提交
在工业现场的设备运维管理，从第一代人工观测，到第二代的定期仪器检测，再到第三代的实时状态检测，直至现在过度到了利用云计算，大数据，人工智能技术主动的预测设备运营状态，根据各传感器信息和设备运行数据提前预测设备的更新和维护。
Xilinx 合作伙伴视频：Denali 3.0 HDR ISP 运行演示
judy 在 周日, 04/25/2021 - 09:32 提交
本视频由 Xilinx 合作伙伴和加速应用程序提供商 Pinnacle Imaging Systems 推出，描述了 Denali 3.0 HDR 图像信号处理器（ISP）的功能。
开发者分享 | AXI 基础第 7 讲 - 使用 AXI4-Lite 将 Vitis HLS 创建的 IP 连接到 PS
judy 在 周五, 04/23/2021 - 11:18 提交
在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何将其连接到其它 IP 核与处理器以及如何在板上运行工程。
Kria KV260 开盒即用：一小时内启动并运行
judy 在 周五, 04/23/2021 - 09:51 提交
详细了解 Kria KV260 Vision AI 入门套件和随附的基本配件包。我们将向您展示在没有 FPGA 经验的情况下，如何快速、轻松地启动并运行我们的智能相机加速应用。
Xilinx FPGA 的 DNA 加密
judy 在 周五, 04/23/2021 - 09:40 提交
Xilinx FPGA都有一个独特的 ID ，也就是 Device DNA ，这个 ID 相当于我们的身份证，在 FPGA 芯片生产的时候就已经固定在芯片的 eFuse 寄存器中，具有不可修改的属性。在xilinx 7series 和 7series 以前，ID 都是 57bit 的，但是在 Xilinx 的 Ultraslace 架构下是 96bit 。
视频带您了解全新 的Kria K26 SOM
judy 在 周四, 04/22/2021 - 16:25 提交
本视频将带您了解全新 Kria K26 SOM。专为加速视觉 AI 应用而构建，生产就绪型 K26 是在边缘部署自适应硬件的最快方法。Kria SOM 在设计时就考虑了软件工程师的需求，无需 FPGA 编程经验即可提供熟悉的设计环境，并由 KV260 低成本即用型开发工具包支持，轻松上手。