开发者需要了解的 FPGA 设计要点
judy 在 周一, 08/18/2025 - 11:22 提交
在专用半导体中，现场可编程门阵列（FPGA）因其灵活性和高效性，正在成为推动计算创新的重要力量。
All node
电池供电设备的 “续航神器”：Mercury+ XU61，让嵌入式应用挣脱线缆束缚
judy 在 周一, 08/18/2025 - 09:53 提交
该模块基于AMD的Zynq™ Ultrascale+™ MPSoC低功耗级设备设计，可在紧凑型外形中提供强大的处理能力，特别优化用于电池供电应用。
基于 Altera 成本优化型 FPGA：CAST 与 Fraunhofer IPMS 共研更加灵活高效的 TSN 解决方案
judy 在 周五, 08/15/2025 - 16:40 提交
CAST 与 Fraunhofer IPMS 提供 TSN 端点、TSN 交换机和 TSN 交换端点 IP 核，可用于构建旨在突破标准以太网局限性的 TSN 以太网网络。
基于 Nios® V 处理器的 Agilex®7 Mailbox Client IP 应用实践 (上) — FPGA 多镜像切换
judy 在 周五, 08/15/2025 - 10:24 提交
本文主要介绍了在 Altera Agilex® 7 FPGA 平台上，通过 Nios® V 软核处理器操作 Mailbox Client IP 实现 FPGA 多镜像切换的参考方案。
借助FPGA实现超级高铁的实时控制
judy 在 周四, 08/14/2025 - 15:19 提交
现代交通的演进正加速推动对控制系统的需求——这类系统不仅要快速精准，还需具备较高的适应性与效率。莱迪思FPGA以低功耗、可编程逻辑为各行业工程师赋能
智多晶SerDes 2.0 IP介绍
judy 在 周四, 08/14/2025 - 09:39 提交
智多晶SerDes IP采用了灵活的配置界面可以对每个SerDes通道（channel）进行灵活的配置。
UltraFast 设计方法时序收敛快捷参考指南
judy 在 周三, 08/13/2025 - 15:04 提交
本快捷参考指南提供了以下分步骤流程，用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》（ UG949 ）中的建议快速完成时序收敛
采用 AMD Versal 自适应 SoC 加速 DSP 工作负载
judy 在 周三, 08/13/2025 - 09:50 提交
全面加速要求苛刻的高性能 DSP 应用，从容应对新一代 DSP 工作负载。
全新 AMD 嵌入式软件和工具助力加快创新步伐
judy 在 周三, 08/13/2025 - 09:26 提交
AMD 2025.1 版嵌入式软件和工具是面向新一代嵌入式系统开发而打造的综合平台，全面加速概念构想到部署落地。
HLS Direct IO的介绍
judy 在 周二, 08/12/2025 - 15:53 提交
Vitis HLS 提供了一个C++模板hls::direct_io用于在执行中修改kernel标量/内存偏移参数。当然如果要使用Direct IO需要注意几点：