【视频】Vivado HLS 工具简介
judy 在 周一, 04/22/2019 - 09:47 提交
深入介绍高层次综合及 Vivado HLS 工具的基础知识。
All node
图像处理一：加速直方图统计
judy 在 周五, 04/19/2019 - 16:33 提交
直方图统计在图像增强和目标检测领域有重要应用，比如直方图均衡，梯度直方图。直方图的不同种类和统计方法请见之前的文章。本章就是用FPGA来进行直方图的计算，并且利用FPGA的特性对计算过程进行加速。安排如下
四大平台开放申请，万元大奖等你拿—— Xilinx 研电赛支持升级
judy 在 周五, 04/19/2019 - 14:53 提交
作为此次大赛的FPGA平台的提供商和赞助商之一，为了让大家在竞赛中能够试用到赛灵思最前沿的产品和技术，赛灵思公司中国学术界团队宣布，将从去年的开放两个平台试用支持升级为提供4个平台支持。而且所有四大平台，均为赛灵思当前业界最新的和最受欢迎的开发平台，支持应用涵盖数据中心、人工智能及各种嵌入式设计
5分钟了解FPGA之Xilinx 7系列
judy 在 周五, 04/19/2019 - 14:24 提交
xilinx7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能/密度/价格也随着系列的不同而提升。Spartan7系列是7系列中的屌丝青年，拥有最低的价格、最低的功耗、最小的尺寸以及最低的设计难度，一些低端应用中极为合适。
从零开始用 Python 构建循环神经网络
judy 在 周五, 04/19/2019 - 09:42 提交
在这篇文章中，我们首先对一个典型的循环神经网络模型的核心部分进行快速浏览。然后我们将设置问题陈述，最后我们将从零开始用Python构建一个循环神经网络模型解决这些问题陈述。
【视频教程】将 System Generator DSP 版用于 RFSoC
judy 在 周五, 04/19/2019 - 09:08 提交
观看本视频，了解和学习 Vivado System Generator for DSP 2018.3 版本中全新的超级采样率模块集（SSR）。它提供了与 Matlab 和 Simulink 集成的设计流程，以加速 Zynq UltraScale+ RFSoC 器件上高速 DSP 应用的设计和实现。
让 “芝麻开门” 落地，Xilinx 给出加速应对策略
judy 在 周四, 04/18/2019 - 17:35 提交
近日，在第八届EEVIA年度中国ICT媒体论坛暨2019产业和技术展望研讨会上，赛灵思人工智能市场总监刘竞秀在现场为大家带来了“FPGA — 人工智能计算的加速引擎”的主题演讲，作为拥有中国/美国/欧盟/日本/韩国共45项专利申请的业界大咖，他精彩解读了当前人工智能落地的主要障碍，并给出了赛灵思的破解“方法论”
【视频教程】：Model Composer 2018.3 新功能
judy 在 周四, 04/18/2019 - 15:04 提交
观看本视频，了解赛灵思 Model Composer 2018.3 版本中的重要更新。Model Composer 是一个利用 Vivado 高层次综合技术的 MathWorks Simulink 附加工具。视频将介绍包括控制设计吞吐量、在仿真过程中调试导入的 C/C++ 函数、以及如何使用自带的入门示例等内容。
【免费在线培训】 基于Zynq全面可编程SoC架构介绍
judy 在 周四, 04/18/2019 - 14:58 提交
Xilinx Zynq SoC提供了一个新的系统设计能力。本课程给经验丰富的系统架构师提供了如何在一颗芯片中架构一个Zynq SoC系统。主要介绍ARM® Cortex™-A9 processor-based处理系统和集成的可编程逻辑资源，可供系统设计师成功而有效的利用
增量编译（Incremental Compile）提高Vivado编译效率
judy 在 周四, 04/18/2019 - 14:23 提交
Vivado® Design Suite 提供两种方法可加速产品上市进程，提高工作效率。可构建 Vivado 布局布线。在任何设计阶段处理任何类型的 ECO 问题，并可加快运行时间，确保时序收敛进程。