博客 | FPGA 开发圈

学会Zynq（25）UART的基本使用方法

上文对Zynq中的UART控制器做了简单介绍。从本文开始将以实例的方式详细讲述UART的各种使用方法。本文是UART最基础的使用方法，每秒发送一个“hello world”，实现的功能与printf或xil_printf相同。但后面介绍UART更复杂特性的文章，都是在本文设计的基础上进行改动。 SDK程序设计 Vivado中配置Zynq时启用开发板提供的UART接口。SDK中user_uart.... 阅读详情

2019-09-20 | Zynq, UART

zcu102（8）AXI_STREAM实现AXI_DMA

AXI_STREAM的时序：AXI_STREAM接口一般用于大规模持续的无地址映射关系的流数据传输......

2019-09-18 | ZCU102, AXI-DMA

单口RAM、双口RAM、FIFO三者的关系

单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行；而双口有两组数据线与地址线，读写可同时进行；FIFO读写可同时进行，可以看作是双口；

2019-09-17 | RAM, FIFO

重温FPGA设计流程七：(纯Verilog实现数字频率计)

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

2019-09-16 | FPGA设计

学会Zynq（24）UART控制器简介

本文简单介绍Zynq中的UART控制器，重点放在编程所需了解的知识。很多功能使用库函数可以快速配置，因此没必要仔细了解每个寄存器是干什么的这种问题，应把精力放在UART的特性、工作原理和可实现功能方面。

2019-09-12 | Zynq, UART

FPGA的RTL级几种状态控制的分析总结

外部触发信号到来后，执行若干步骤，步骤由计数器控制。（这里的计数器可计数为0-127）。故触发信号高电平使能计数器使能信号(用组合逻辑实现)。仅计数器记到127后，或者复位信号到来，计数器使能归0.使能一旦归零，计数器恢复0。

2019-09-11 | FPGA

zcu102（7）AXI_LITE实验

从本文档开始将介绍PS和PL之间通过AXI总线互联。三种AXI总线协议为① AXI_LITE：性能较低的地址映射传输，一次只能传输4字节；② AXI_STREAM：高速流数据传输，无地址映射，不能直接与PS连接；③ AXI（又称AXI_FULL）：性能较高的地址映射传输。

2019-09-10 | ZCU102

重温FPGA设计流程六：(纯Verilog实现数字钟)

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

2019-09-09 | FPGA, Verilog

zcu102（6）AXI_TIMER精确计时

axi_timer模块即为PS可以访问的PL计数器，通过计数值以及接入axi_timer的计数时钟周期，可以在PS内取得比较精确的计时。axi_timer有2种使用方式，一种是作为计数器使用，另一种是作为定时器使用。

2019-09-06 | ZCU102, AXI

学会Zynq（23）XADC报警功能与中断使用示例

上篇中我们简单了解了XADC和其基本使用方法，本文我们将学习XADC的报警功能和中断的使用方法。程序中我们设置温度和VCCPAUX的上、下报警阈值。当超出这个范围时，便进入中断进行报警提示。

2019-09-05 | Zynq, XADC

重温FPGA设计流程五：(调用DDS IP核产生正弦波)

创建工程，DDS_test。在IP Catalog中搜索DDS，选择其中一个DDS Compiler，双击打开。

2019-09-03 | FPGA设计

学会Zynq（22）XADC测量片内温度与电源电压

本文将介绍如何在PS中调用Zynq内部的XADC模块进行片内温度和电源电压测量。先了解XADC的相关知识，再通过实例体会XADC的用法，学习XADC API函数的使用。

2019-09-02 | Zynq

ZCU102（6）——AXI_TIMER精确计时

axi_timer模块即为PS可以访问的PL计数器，通过计数值以及接入axi_timer的计数时钟周期，可以在PS内取得比较精确的计时。axi_timer有2种使用方式，一种是作为计数器使用，另一种是作为定时器使用

2019-08-30 | ZCU102

FPGA串口实战篇

在业界，串口又称为通用异步收发器(Universal Asynchronous Receiver/Transmitter，简称UART)，它的通信方式遵循一套串口协议：UART通信首先将接收到的并行数据换成串行数据来传输。数据帧从起始位开始，后面是7个或8个数据位，一个可用的奇偶校验位和一个或几个高位停止位

2019-08-29 | FPGA串口

重温FPGA设计流程四：(有限状态机)

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

2019-08-28 | FPGA设计

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer