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在Vivado使用过程中，会碰到如下情况：设计代码已经编写完成，且仿真、综合或实现中的某一步骤已经通过，不需要再修改。此时可能需要添加一些注释代码，或者调整代码的格式，而任何修改都会导致状态更改为“Out of date”，提示用户更新设计。如何才能在不重新运行综合或实现的情况下解决这个问题？

vivado建立的工程经常会出现版本升级而导致的IP核锁定情况，本文以vivado 2019.2的版本打开旧版本为例，介绍两种更新方法

vivado2020.1的SDK是不是找不到了？对的，他已经摇身一变，集成进入了vitis,那么他如何使用？以及常见的问题？我们汇总一下：

FPGA 融合了 ASIC 和基于处理器的系统的最大优势，它能够提供硬件定时的速度和稳定性，且无需类似自定制 ASIC 设计的巨额前期费用的大规模投入。但是和所有的数字电路一样，FPGA 电路中也存在毛刺问题。它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的误动作和逻辑紊乱。下面就来讨论交流一下FPGA 的竞争冒险与毛刺问题。

源语（Primitives）-Xilinx库中最简单的设计元素。Primitives 基元是设计元素“原子”。Xilinx原语的示例包括简单缓冲区BUF和带有时钟使能和清除功能的D触发器FDCE。

IBERT（集成误码率测试仪）是xilinx为7系列FPGA GTX收发器设计的，用于评估和监控GTX收发器。IBERT包括在FPGA逻辑中实现的模式生成器和检查器，以及对端口的访问和GTX收发器的动态重新配置端口属性，还包括通信逻辑，以允许设计在运行时通过JTAG进行访问。IBERT工具用于对Xilinx FPGA芯片的高速串行收发器进行板级硬件测试。

都知道FPGA的启动方式有很多种，比如JTAG、SPI，BPI，SeletMAP，Serial等等吧，又分为主从即Master和Slave（时钟由FPGA的管脚发出，专用的CCLK信号为主，否则为从，有的配置有辅助时钟EMCCLK，它由外部的晶振提供，从FPGA的EMCCLK输入，经过专用的逻辑，再从CCLK管脚输出给想用的器件，），那么问题来了，配置失败怎么办呢？？？？？？？？？？？？？？