博客 | FPGA 开发圈

总结五个面试中经常会遇到的FPGA基本概念

什么是Setup 和Holdup时间？什么是竞争与冒险现象？解决办法？如何解决亚稳态？说说静态、动态时序模拟的优缺点、用VERILOG写一段代码，实现消除一个glitch。

2019-11-01 | FPGA

FPGA基础设计：使用DAC的Interleaved模式

本文介绍DAC芯片的Interleaved模式的使用，或者叫交错模式。

2019-10-31 | FPGA, DAC

FPGA图像处理（1）基础功能：像素点行列坐标生成

虽然在图像数据流水线中已包含行列坐标，但是一些算法由于其本身的设计必须由行有效信号 lv 重新生成行列坐标。

2019-10-30 | FPGA, 图像处理

FPGA基础设计：并行ADC与DAC

ADC和DAC是FPGA与外部信号的接口，从数据接口类型的角度划分，有低速的串行接口和高速的并行接口。FPGA经常用来采集中高频信号，因此使用并行ADC和DAC居多。本文将介绍如何使用FPGA驱动并行ADC和并行DAC芯片。

2019-10-29 | FPGA, ADC, DAC

FPGA图像处理（0）概述及设计原则

本系列文章主要说明基于 Xilinx FPGA 的实时图像处理。虽然 FPGA 开发用的 HDL 语言与 Intel FPGA（前身 Altera）通用，但是比较开发工具软件差异的话，还是 Xilinx 开发效率更高。

2019-10-28 | FPGA, 图像处理

如何提高vivado的编译速度

当RTL代码修改较少时，使用增量编译功能可以提高工程的编译速度。

2019-10-25 | Vivado

深入理解STA（静态时序分析）

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。

2019-10-24 | 静态时序

关于 AXI协议的学习解释说明

AXI 有5个通道：1、写地址通道信号；2、写数据通道信号；3、写响应通道；4、读地址通道；5、读数据通道。

2019-10-23 | AXI

学会Zynq（29）SPI协议的理解与初步使用

之前介绍了Zynq中的SPI控制器。本文再系统总结下对SPI协议的理解，加强对其认识。最后再说明Zynq中如果配置和使用SPI控制器。

2019-10-22 | Zynq

几种触发器的Verliog语言描述

几种触发器的Verliog语言描述：D触发器；RS触发器；JK触发器；T 触发器。

2019-10-21 | Verliog

SPI总线verilog hdl实现

SPI总线传输只需要4根线就能完成——SCK(Serial Clock)：SCK是串行时钟线，作用是Master向Slave传输时钟信号，控制数据交换的时机和速率；MOSI(Master Out Slave in)：在SPI Master上也被称为Tx-channel，作用是SPI主机给SPI从机发送数据......

2019-10-18 | Verilog

zcu102（10）Standalone读写SD卡文件

建立zcu102的Vivado工程，新建Block Design，并且添加zynq模块；运行Run Block Automation，双击打开zynq模块配置查看SD接口配置。

2019-10-17 | ZCU102, Zynq

学会Zynq（28）SPI控制器简介

本文简单介绍Zynq中的SPI控制器。本文将“master”称为“主机”；将“slave”称为“从机”；将“slave slect”从机选择简称为SS。

2019-10-16 | Zynq

Verilog中generate语句的用法

Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate，endgenerate, genvar, localparam。

2019-10-15 | Verilog