FPGA设计中的优化问题

judy 在 周二, 04/27/2021 - 10:10 提交

两大优化方向：面积优化、速度优化，相互制约。

Xilinx Kria SOM 和 Vision AI 入门套件

judy 在 周二, 04/27/2021 - 09:51 提交

本演示概述了 Xilinx Kria SOM 和视觉 AI 入门套件，并指导用户开始使用该套件进行设计。

贸泽携手Xilinx推出全新的可编程单芯片自适应无线电平台电子书

judy 在 周一, 04/26/2021 - 14:33 提交

本电子书重点介绍了Xilinx Zync® UltraScale+™ RFSoC，一个可扩展至完全支持6GHz以下频段的单芯片自适应无线电平台。此高性能RFSoC支持雷达、5G和卫星通信等RF无线解决方案所需的低功耗、高性能等特性。Zynq UltraScale+ RFSoC ZCU111评估套件旨在评估UltraScale+ ZCU28DR器件，并提供全面的射频模数信号链原型平台。

Xilinx FPGA底层资源介绍

judy 在 周一, 04/26/2021 - 11:59 提交

XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver

FPGA的IO

judy 在 周一, 04/26/2021 - 09:56 提交

虽然很多FPGA工程师都是写代码，但是作为硬件编程工程师，如果不熟悉FPGA的底层资源和架构，是很难写出高质量的代码——至少很难写出复杂逻辑的高质量代码，也很难站在系统的层面去考虑芯片的选型等问题。那熟悉FPGA架构，首先最主要的一点，我们先来了解FPGA的IO

面向关键应用的 Xilinx AI 视频分析

judy 在 周一, 04/26/2021 - 09:27 提交

Xilinx AI 视频分析平台提供了强大的解决方案，这些解决方案可解决世界上最关键、最复杂的推断应用。这款智慧世界将不足 100ms 的端到端管道时延和 Xilinx (tm) 加速器卡的海量并行处理进行完美结合，能够以绝对最低的硬件投入提供业界最佳的性能。

【工程师分享】ZCU106的超低延时gstreamer编解码命令

judy 在 周日, 04/25/2021 - 15:53 提交

Xilinx提供超低延时编解码方案，在ZCU106单板上可以验证。文档MPSoC VCU TRD 2020.2 Low Latency NV16 提供了详细命令。下面的命令，能表现得更加稳定。

【Vivado Design Suite 用户指南】：设计分析与收敛技巧

judy 在 周日, 04/25/2021 - 10:20 提交

本文详细介绍Vivado工具对FPGA设计进行逻辑和时序分析的特点，以及工具生成的报告和信息。讨论实现时序收敛的方法，包括审查时钟树和时序约束，设计底层规划，以及平衡运行时间和结果。

开源方案|PYNQ框架让端云结合预测性维护部署更便捷

judy 在 周日, 04/25/2021 - 09:49 提交

在工业现场的设备运维管理，从第一代人工观测，到第二代的定期仪器检测，再到第三代的实时状态检测，直至现在过度到了利用云计算，大数据，人工智能技术主动的预测设备运营状态，根据各传感器信息和设备运行数据提前预测设备的更新和维护。

Xilinx 合作伙伴视频：Denali 3.0 HDR ISP 运行演示

judy 在 周日, 04/25/2021 - 09:32 提交

本视频由 Xilinx 合作伙伴和加速应用程序提供商 Pinnacle Imaging Systems 推出，描述了 Denali 3.0 HDR 图像信号处理器（ISP）的功能。