Zynq® UltraScale+™ MPSoC（多处理器系统芯片）是赛灵思（Xilinx）推出的一款集成了处理器系统和可编程逻辑的器件。这一系列芯片采用 UltraScale+ 架构，结合 ARM 处理器和可编程逻辑，为嵌入式系统提供了灵活性和高性能。
Zynq UltraScale+ MPSoC 适用于嵌入式系统设计，特别是对于需要高度定制和硬件加速的应用。它为设计人员提供了处理器和 FPGA 的集成解决方案，以满足各种复杂系统的需求。
该应用说明为基于AXI的嵌入式设计提供了PL和PS安全和隔离的桥梁。
有时CPU需要与PL进行小批量的数据交换，可以通过BRAM模块，也就是Block RAM实现此要求。本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。
本文描述了用于卷积神经网络的 DPU。
PL和PS的高效交互是zynq soc开发的重中之重，我们常常需要将PL端的大量数据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。
详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前，先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。
机器学习 (ML) 技术正在强化交通部门的检测精度和数据分析能力。虽然该技术相对新颖，但它仍在不断演进发展中，且正在成为新的标准。智能交通摄像头广泛应用于收费系统、交通监控、安全保障等。这些系统的打造具有变革性的意义，因为与建设分流路线和更多道路的成本消耗相比，它们对于优化交通流，疏解交通拥挤和堵塞意义深远
通过本视频详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。
本视频将演示使用Zynq UltraScale+ MPSoC视频编解码单元，实现基于感兴趣区域的编码，并将其用于广播带宽最大化。
Free RTOS实时操作系统运行环境，这里不深入探讨Free RTOS的具体使用。本实验以FreeRTOS Hello World做举例，并实现两个LED灯以不同间隔持续闪烁。本实验基于 “PL端AXI GPIO的使用”工程，硬件环境不需要修改。
Xilinx官方为大家提供了很多IP核，在Vivado的IP Catalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核