Versal DDR4/LPDDR4 硬核控制器 (NOC IP) I/O planning快速指南
judy 在 周二, 06/28/2022 - 10:56 提交
今天我们来介绍一下I/O planning方面的设计考虑和实现流程。
Versal是由赛灵思（Xilinx）推出的一系列可编程器件，属于自适应计算加速平台（ACAP）家族。
Versal作为ACAP架构的一部分，旨在为各种复杂的计算工作负载提供灵活性和高性能，使开发者能够更好地平衡通用计算和专用硬件加速的需求。
Versal
Versal PCIe Example Design 仿真技巧（1）
judy 在 周三, 06/08/2022 - 10:05 提交
PCIe 仿真需要Endpoint 模型和Root Port 模型协同工作。用户一般可以采用购买BFM/VIP 来模拟对端模型也可以自己设计对端模型
Versal家族到底都有哪些兄弟姐妹
judy 在 周五, 05/20/2022 - 13:41 提交
面向不同应用，Versal家族有AI Core, AI Edge , AI RF，Prime, Premium，HBM，六个系列、名字看起来是不是十分复杂？今天让我们来和您好好唠唠Versal系列这兄弟姐妹六系列！
面向含 SmartLynq+ 模块的高速调试端口的系统设计示例
judy 在 周二, 04/26/2022 - 16:31 提交
本章旨在演示如何基于 Versal™ 来构建同时使用 SmartLynq+ 模块和高速调试端口 (HSDP) 的系统。
使用标量引擎和自适应引擎的系统设计示例
judy 在 周一, 04/25/2022 - 14:18 提交
本章演示了如何利用 Vivado® 工具并使用 PL AXI GPIO 来创建嵌入式设计。其中还演示了如何在 Versal 器件上为基于 Arm® Cortex™-A72 核的 APU 配置并构建 Linux 操作系统。
Versal嵌入式设计教程：启动和配置
judy 在 周日, 04/24/2022 - 15:57 提交
本章用于演示如何为 Versal™ ACAP 集成和加载引导加载程序、裸机应用（针对 APU/RPU）和 Linux 操作系统。
在Versal里实现cache一致性传输
judy 在 周五, 04/22/2022 - 10:24 提交
本文提供了一个基于VCK190 ES1开发板和2021.1 Vivado/Vitis的例子，用来简单介绍在Versal里实现数据从PL 经过 FPD CCI 到达 NoC DDR的一致性传输。
Versal ACAP CIPS 和 NoC (DDR) IP 核配置
judy 在 周三, 04/20/2022 - 16:14 提交
Versal嵌入式设计教程入门指南
judy 在 周五, 04/15/2022 - 15:11 提交
本教程对应目标为 Versal ACAP VCK190 和 VMK 180 评估板。本教程中的示例已使用 VCK190 ES1 评估板经过测试。要使用本教程，您需要具备以下硬件项，这些硬件项均随附于该评估板中
Versal 嵌入式设计教程简介
judy 在 周四, 04/14/2022 - 09:47 提交
本文档旨在提供有关将赛灵思 Vivado® Design Suite 流程应用于 Versal™ VMK180/VCK190 评估板的指示信息。所使用的工具为 Vivado Design Suite 和 Vitis™ 统一软件平台 2020.2 版。