Versal ACAP CIPS 和 NoC (DDR) IP 核配置
judy 在 周三, 04/20/2022 - 16:14 提交
Versal是由赛灵思（Xilinx）推出的一系列可编程器件，属于自适应计算加速平台（ACAP）家族。
Versal作为ACAP架构的一部分，旨在为各种复杂的计算工作负载提供灵活性和高性能，使开发者能够更好地平衡通用计算和专用硬件加速的需求。
Versal
Versal嵌入式设计教程入门指南
judy 在 周五, 04/15/2022 - 15:11 提交
本教程对应目标为 Versal ACAP VCK190 和 VMK 180 评估板。本教程中的示例已使用 VCK190 ES1 评估板经过测试。要使用本教程，您需要具备以下硬件项，这些硬件项均随附于该评估板中
Versal 嵌入式设计教程简介
judy 在 周四, 04/14/2022 - 09:47 提交
本文档旨在提供有关将赛灵思 Vivado® Design Suite 流程应用于 Versal™ VMK180/VCK190 评估板的指示信息。所使用的工具为 Vivado Design Suite 和 Vitis™ 统一软件平台 2020.2 版。
白皮书 | Versal 平台的系统级优势
judy 在 周二, 02/15/2022 - 11:56 提交
过去几年里，计算行业见证了数据的大规模爆发以及机器学习（ ML ）与 AI 应用的激增。其结果是对更高吞吐量和实时计算能力愈发强烈的需求，与此同时还要保持灵活应变能力，以便跟上不断演进的工作负载需求和不断变化的协议。
Versal LP/DDR4 2D Eye Scan
judy 在 周五, 02/11/2022 - 09:28 提交
使用 Vivado 2021.1 或更高版本实现的所有 Versal 集成内存控制器接口都支持 2D 眼图扫描功能。2D Eye Scan 可用于检查每个字节通道的健康状况，并允许图形比较以快速识别布局和开发板相关问题。
Versal ACAP 系统和解决方案规划方法指南
judy 在 周五, 08/20/2021 - 15:56 提交
赛灵思 Versal™ 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。遵循这些步骤和最佳实践进行操作，这将有助于以尽可能最快且最高效的方式实现期望的设计目标。
赛灵思 Versal：单芯片内的精准同步
judy 在 周二, 07/27/2021 - 15:43 提交
从金融、电信、工业、消费到航空航天与国防以及汽车，如今，“同步”这个概念，在所有行业无处不在。众多应用完全离不开同步；本文将探讨其中的部分应用并根据这些示例来分享同步这个概念。此外，本文的第二部分将研讨同步的两个关键技术指标：精度与准确性和集成。
基于 Xilinx Versal 的 5G 波束成型解决方案
judy 在 周二, 06/29/2021 - 09:21 提交
基于 Xilinx Versal 的波束成型解决方案可在 Xilinx 7nm Versal 平台上逐步实现 5G FR1（ 7.125GHz 以下）64T64R/32T32R 波束成型解决方案。
直播 | 如何在Alveo Versal上快速部署AI推断 - VCK5000助力软件/AI开发升级
judy 在 周五, 05/21/2021 - 09:30 提交
赛灵思近期推出重磅活动，2495 美元的优惠价购买用于 AI 推断的 VCK5000 Versal™ 开发卡，VCK5000 的计算能力比当前的服务器级 CPU 高 100 倍，MLPerf 推断性能也高于当前的服务器级 GPU，是云加速和边缘计算应用的理想开发平台。
开发者分享 | 如何在 Versal 平台实现两个 PS I2C 控制器的回环
judy 在 周一, 05/17/2021 - 14:52 提交
I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢？