Vivado 202x - Versal 时钟校准去歪斜的时序问题
judy 在 周三, 04/12/2023 - 09:50 提交
使用“时钟校准去歪斜”时，在 Vivado 中会显示下列消息以指明是否启用该功能特性
Versal是由赛灵思（Xilinx）推出的一系列可编程器件，属于自适应计算加速平台（ACAP）家族。
Versal作为ACAP架构的一部分，旨在为各种复杂的计算工作负载提供灵活性和高性能，使开发者能够更好地平衡通用计算和专用硬件加速的需求。
Versal
Versal系统监控：如何写入 SYSMON 寄存器
judy 在 周二, 04/11/2023 - 09:15 提交
Versal SYSMON 是通过 Vivado 中的 CIPS GUI 来配置的。您可以通过寄存器存取来对 SYSMON 进行寻址
Versal 系统监控器使用简介
judy 在 周四, 04/06/2023 - 16:57 提交
本文将演示如何在 IP integrator 内使用 CIPS Wizard 设置“System Monitor”（系统监控器）
Versal Advanced IO Wizard - 部分配置存在时序收敛问题
judy 在 周四, 04/06/2023 - 15:03 提交
在Versal Advanced IO Wizard中，所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间
Versal自适应SoC封装和引脚架构手册
judy 在 周四, 03/30/2023 - 15:38 提交
本文描述了Versal™自适应SoC的封装和引脚规格。
直播倒计时：AI 加速助力医学成像技术更快地进入市场
judy 在 周三, 03/15/2023 - 10:16 提交
Vitis 库可在支持 AI 引擎的 Versal 器件上加速高级医疗成像在低时延情况下，提供高达 1000 FPS 的帧速率
Versal: JTAG TDO
judy 在 周一, 03/13/2023 - 15:50 提交
本文则着重探讨 JTAG TDO 用例
AI 加速助力医学成像技术
judy 在 周三, 02/22/2023 - 10:20 提交
3月23日，由AMD举办的在线研讨会上，我们将详细为您介绍这款最新发布的医疗成像库
VERSAL CPM AXI bridge模式的地址转换
judy 在 周二, 02/21/2023 - 10:49 提交
Versal 系列的DMA axi bridge模式可以在PL的QDMA IP或者在CPM的QDMA IP中选中
Versal ACAP XPE 设计咨询 - 电源排序更改
judy 在 周一, 02/20/2023 - 14:25 提交
在某些情况下，部分 VCCO 能与该序列中的其它电源轨共享