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技术
Versal Premium SysMon：如何在辅助 SLR 中对 SysMon 寄存器进行寻址
要在辅助 SLR 中启用对 Sysmon 寄存器空间的访问，须在 CIPS 和 NOC GUI 执行多个步骤
2023-04-28 |
SysMon
,
Versal Premium
,
寄存器
FPGA引脚信号分配的几个原则
现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复
2023-04-28 |
FPGA引脚
,
信号分配
如何解决MPSOC万兆以太网应用中UDP接收丢包问题
本文介绍如何使能Linux网络协议栈中的RFS功能以优化MPSOC APU的并行处理能力
2023-04-27 |
MPSoC
,
ZCU102
,
UDP
,
每日头条
干货！机器视觉基础知识汇总
机器视觉系统具有高效率、高度自动化的特点，可以实现很高的分辨率精度和速度
2023-04-25 |
机器视觉
Versal GTY - 如何在IP集成器中将单工TX/RX核合并到多个Quad
要为 Versal 的多个Quad创建收发器设置，建议从 Transceiver Bridge IP 开始
2023-04-24 |
Versal
,
每日头条
Vivado SDK 许可查询
如果需要，我是否需要购买完整的 Vivado 许可证，才能使用 SDK，目前是否还有其它类型的许可证可用？
2023-04-23 |
Vivado许可证
,
SDK
一文带你了解这三种3D视觉技术！
本文对ToF、双目视觉、结构光这三种技术展开分析，帮助你了解其各自的特点及应用
2023-04-23 |
3D视觉技术
,
3D图像处理
,
计算机视觉
Versal ACAP DDRMC - DDR4、LPDDR4 和 LPDDR4X 外部参考时钟设计指南文章
本文旨在呈现使用 DDR4、LPDDR4 或 LPDDR4X 存储器控制器的 Versal ACAP 器件的外部参考时钟电路要求
2023-04-21 |
Versal ACAP
,
DDRMC
,
每日头条
Versal NoC 2022.2 - 如何将 NoC 约束到多个 site
通过 IP integrator 选中多个 NoC site 时，不会在整个实现过程中遵循这些约束
2023-04-21 |
Versal
如何在Post Synthesis工程中加入 xci文件
当使用第三方综合器比如 Synopsys® Synplify Pro或Mentor® Graphics Precision 来综合
2023-04-20 |
UG896
,
综合器
,
每日头条
,
Vivado
Zynq 及 Vitis HLS 助力面向声音合成和声学控制的低时延技术
从音频输入到输出，现有的实时数字音频系统很难实现低于 1ms 的时延
2023-04-19 |
数字音频
,
Syfala编译器
,
Zynq
Versal HBM 系列外部参考时钟设计指南
本文旨在呈现 Versal HBM 器件的外部参考时钟电路要求
2023-04-18 |
Versal HBM
,
设计指南
Versal BUFDIV_LEAF 用作为从 CLR_B 到 0 的布线穿越时发生功能错误并导致硬件故障
如果 route_design 多次运行且在硬件中不切换路径
2023-04-18 |
Versal
AMD Xilinx K26 从eMMC启动Ubuntu
AMD Xilinx K26支持Ubuntu。从ubuntu amd-xilinx下载映像后，把image烧入到TF卡
2023-04-17 |
K26
,
Ubuntu
,
每日头条
为 Alveo 卡安装 Xilinx 运行时 (XRT) 需要多长时间？
安装 XRT 需要一分多钟时间，因为它需要时间来编译驱动程序
2023-04-17 |
Alveo
,
XRT
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