跳转到主要内容
FPGA 开发圈
Toggle navigation
新闻
视频
技术文章
博客
下载中心
活动
登录
注册
技术
适用于 SSIT 器件的 Versal Fmax 限制
适用于 SSIT 的 Versal Fmax 取决于时钟拓扑结构扩展范围
2023-04-14 |
Versal
,
每日头条
双MIPI摄像头图像系统设计
本文展示如何设计一个简单的图像处理应用程序，该应用程序平行处理两个摄像头。
2023-04-14 |
MIPI
,
图像系统设计
,
PCAM
AMD Xilinx MPSoC VCU 使用要点
VCU与DDR连接的AXI Interconnect的位宽是32-bit。 建议改为64-bit或者128-bit
2023-04-12 |
MPSoC
,
VCU
,
每日头条
时序约束出现时序违例(Slack为负数)，如何处理？
时序约束出现时序违例(Slack为负数)，如何处理？
2023-04-12 |
时序约束
,
时序违例
Vivado 202x - Versal 时钟校准去歪斜的时序问题
使用“时钟校准去歪斜”时，在 Vivado 中会显示下列消息以指明是否启用该功能特性
2023-04-12 |
Versal
,
Vivado
从FPGA说起的深度学习（六）-任务并行性
在本教程中，旨在加深对深度学习和 FPGA 的理解
2023-04-12 |
FPGA
,
深度学习
,
HLS
AMD Xilinx U-Boot 2020.2 找不到文件“boot.scr”，导致启动失败，报告错误“Wrong image format for "source" command”
最近有客户反馈，U-Boot 2020.2 启动有问题
2023-04-11 |
u-boot
,
每日头条
,
ZCU106
Versal系统监控：如何写入 SYSMON 寄存器
Versal SYSMON 是通过 Vivado 中的 CIPS GUI 来配置的。您可以通过寄存器存取来对 SYSMON 进行寻址
2023-04-11 |
Versal
,
寄存器
,
SysMon
,
系统监控
Vitis 嵌入式 Linux: Sysroot 和库的用法
本文演示了在Vitis™ 中对 Linux 应用程序开发的过程中如何使用外部库
2023-04-10 |
Vitis
,
ZCU102
,
LINUX
,
每日头条
Versal 系统监控器使用简介
本文将演示如何在 IP integrator 内使用 CIPS Wizard 设置“System Monitor”（系统监控器）
2023-04-06 |
Versal
,
SysMon
,
系统监控器
基于AMD器件的EtherCAT从站方案
EtherCAT现场总线协议是由德国倍福公司在2003年提出的，该通讯协议拓扑结构十分灵活，数据传输速度快
2023-04-06 |
AMD
,
EtherCAT
,
每日头条
Versal Advanced IO Wizard - 部分配置存在时序收敛问题
在Versal Advanced IO Wizard中，所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间
2023-04-06 |
Versal
,
每日头条
Vitis AI 工具概述
深度学习处理器 (DPU) 是一个专为深度神经网络而优化的可编程引擎。它由一组可参数化的 IP 核组成
2023-03-30 |
Vitis-AI
,
每日头条
,
DPU
USB、UART、TTL、RS232串口通信知识点
串行通信技术(Serial Communication)，是指通信双方按位bit进行，遵守时序的一种通信方式
2023-03-27 |
串口通信
VCK5000运行Vitis-AI 3.0 WeGO实时量化演示
VCK5000在vitis ai 3.0对应的shell版本为xilinx-vck5000-gen4x8-qdma-base_2
2023-03-24 |
VCK5000
,
Vitis-AI
‹‹
140 中的第 36
››
