FPGA 开发圈 | FPGA 社区

极致奢华，真正全可编程异构SoC开发套件MYD-CZU3EG评测

米尔科技推出的MYD-CZU3EG开发套件搭载的就是UltraScale+ MPSoC平台器件 — XCZU3EG，它集成了四核Cortex™-A53 处理器，双核 Cortex™-R5 实时处理单元以及Mali-400 MP2 图形处理单元及 16nm FinFET+ 可编程逻辑相结合的异构处理系统，具有高性能，低功耗，高扩展等特性，除了这款异构SOC之外，板子还搭载了丰富的接口和完善的开发资料

2019-08-23 | MYD-CZU3EG

重磅！支持更复杂IC设计，Xilinx推出全球最大 FPGA

经常听到有媒体问ASIC是否取代FPGA这类问题，看看ASIC设计流程，其中的数字前端中的仿真和验证是离不开FPGA的，所以FPGA和ASIC是共生关系，有了更大的FPGA ，才能在数字IC仿真原型设计效率上大大提升，才可以支持和设计更复杂更大的ASIC，近10年来，赛灵思一直保持着最大业内FPGA的记录，今天，赛灵思再次刷新最大FPGA的新记录

2019-08-22 | Xilinx, FPGA, VU19P, 每日头条

【案例研究】视频与 AI 加速平台颠覆了数据中心流媒体市场

Aupera Technologies 是数据中心视频处理系统领域的新兴企业。Aup2600 是一种专用分布式视频处理系统，内置 48 个赛灵思 Zynq® UltraScale+™ MPSoC。此外，Aup2600 还提供基于赛灵思 Vivado 环境的完整视频 +AI 软件框架和用于神经网络处理的深度学习处理器单元 (DPU)。

2019-08-22 | AI加速, Aupera, Aup2600, 视频处理

拥抱 NVMe 生态：现场体验基于 FPGA 的 NVMe Target 控制器

在 2019 年 8 月 22 - 23日，2019全球闪存峰会上，赛灵思作为 FPGA 的发明者将现场展示我们的 “基于 FPGA 的 NVMe Target 控制器” 解决方案。同期在闪存存储网络论坛上，赛灵思公司数据中心架构师，唐杰也将做《FPGA 助力计算和存储的结合》的主题演讲，与参会者共同探讨新的大数据时代，计算和存储所面临的新挑战和新趋势

2019-08-22 | NVMe

全球最大 FPGA 驾临 —— 立即启动未来最复杂的技术！

自适应和智能计算的全球领先企业赛灵思公司今天宣布推出全球最大容量的 FPGA – Virtex UltraScale+ VU19P，从而进一步扩展了旗下 16 纳米 (nm) Virtex UltraScale+ 产品系列。VU19P拥有 350 亿个晶体管，拥有有史以来单颗芯片最高逻辑密度和最大I/O 数量，可用以支持未来最先进 ASIC 和 SoC 技术的仿真与原型设计。

2019-08-22 | FPGA, VU19P

什么是锁存器、触发器，如何区分？

锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。简单地说，锁存器有两个输入，一个是有效信号EN，一个是输入数据信号DATA_IN，有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程。

2019-08-22 | 锁存器, 触发器

稀疏LSTM硬件架构

本文介绍稀疏LSTM的硬件架构，一种是细粒度稀疏化，权重参数分布随机，另外一种是bank-balance稀疏化。

2019-08-21 | LSTM

基于FPGA的深度学习目标检测系统的设计与实现

本文首先介绍深度学习中的YOLOv2-Tiny目标检测算法，然后设计对应的硬件加速器，并且就加速器中各模块的处理时延进行简单建模，给出卷积模块的详细设计，最后，在Xilinx公司的Zedboard开发板上进行评估。

2019-08-21 | FPGA, 深度学习, 目标检测

FPGA难懂？与GPU类比一下就明白了

FPGA 是一堆晶体管，你可以把它们连接(wire up)起来做出任何你想要的电路。它就像一个纳米级面包板。使用 FPGA 就像芯片流片，但是你只需要买这一张芯片就可以搭建不一样的设计，作为交换，你需要付出一些效率上的代价

2019-08-21 | FPGA, GPU

学会Zynq（20）TCP echo服务器（接收回调）

前两篇我们学习了TCP的发送，本文学习如何处理接收数据。本文使用TCP设计一个echo服务器，开发板将来自所有IP地址和端口的数据原路发送回去，功能和本系列第15篇的UDP echo服务器相同。本文实例与SDK提供的“lwip echo server”例程相比要简化许多，没有使用DHCP协议。本文主要是学习TCP的接收回调，DHCP的内容会在后面专门讲述。

2019-08-21 | Zynq, SDK

VCU: 一个简单的 VCU 视频编解码设计

VCU 模块在PL侧，一共有五个AXI接口，它们分别是两个 Encoder AXI，两个 Decoder AXI，和一个 MCU AXI。两个 Encoder／Decoder 的 AXI 接口必须都连接到 MPSoC PS，即使只用一路编码，或者一路解码

2019-08-20 | VCU, 视频编解码

【下载】Alveo U280 数据中心加速器卡数据手册 (中文版)

赛灵思 Alveo™ U280 数据中心加速器卡支持 PCI Express® Gen3 x 16 和 Gen4 x 8，配备 8 GB 高带宽存储器 (HBM2)，旨在加速计算密集型应用，如机器学习、数据分析和视频处理存储器限制、计算密集型应用包括数据库分析和机器学习推断

2019-08-20 | DS963, Alveo-U280, 数据中心加速器卡

重温FPGA设计流程二：(IP核应用-全加器)

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

2019-08-20 | FPGA设计

Zynq下linux系统搭建

Zynq器件将arm和FPGA结合，利用了两者各自的优势，arm可以实现灵活的控制，而FPGA部分可以实现算法加速，这大大扩展了zynq的应用。比如深度学习加速，图像处理等等。PL侧表示FPGA的逻辑部分，PS侧为arm端以及一些AXI接口控制部分，二者实际上通过AXI接口实现通信和互联

2019-08-20 | linux系统

FPGA设计干净的代码是程序员的核心技能

一个项目看上去很简单，精心设置了架构，结果越做发现冲突越多，直到整个逻辑完全混乱。本来一天可以的完成的事不知道怎么搞的一个星期还没有完成；本来只需要做一行更改，结果却涉及到N个模块；出现了一个非常小的BUG打了一个补丁

2019-08-20 | FPGA设计

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer