当面对一个项目计划时，你最后一次听到“需要多长时间就花多长时间”或者“如果第一次不成功，不要担心，你总能搞定的”这些话大概是什么时候的事？很可能从来就没有过。随着FPGA变得越来越强大，处理的任务范围也越来越广，缩短设计周期并且最小化风险变得前所未有的重要

背景：ZynqNet能在xilinx的FPGA上实现deep compression。 目的：读懂zynqNet的代码和论文。 一、网络所需的运算与存储 1.1 运算操作: macc：multiply-accumulation， comp：comparison add: addition/substraction div:  division exp:  expontential 1.2... 阅读详情

在介绍Gateway In block时谈到了System Generator中的数据类型，及不同的量化和溢出方式。本文将以两个简单的设计实例，更直观地说明不同的量化和溢出方式有什么区别。

VGA硬件接口 到zedboard官方给出的原理图中查看： RGB信号，各四位；这里的设计是使用了电阻分压模拟了DAC芯片实现了4X4X4的RGB信号，如果要更好的显示效果还是建议使用专门的DAC。 上面给出了所有的引脚分配。 VGA时序分析

在网上看了很多的介绍，基本都是一样的，但是根据这些博客，自己验证了下发现结果和matlab中不一样。 1.配置IP核 用vivado17.2 IP版本为9.0，配置首先配置最大长度为64，时钟为100MHz，将长度可以改变选中，如下图所示： 进一步的配置，设置数据为整型，未缩放，输入16bit，输出自然顺序（不然虚部不方便验证）。 第三页默认

如果你已经有了一个设计并且想将这个设计移植到另一款目标器件上，这篇文章将帮助你确定这种转换所应遵循的步骤。这篇文章不会涉及与原设计完全不同的转换方式，从底层组件来看并非完全不同的。对于这种转换你应该遵循特定的转换指南，比如UltraScale系列转换为Versal系列器件，这篇文章的主题就是这种转换的方法，转换的方式通常是相似的。

在这篇文章中，我们将让这块开发板的 Cortex-A53 透过 AXIO_GPIO 模块，点亮板子上的 LED 灯，并且透过 ps_uart0 输出一些讯息。