FPGA 开发圈 | 电子创新网

UltraZed-EG PCIe Carrier Card 开发纪录: 硬件认识

最近入手了 UltraZed-EG PCIe Carrier Card ，这是一款基于 UltraZed-EG 核心板进行延伸的开发板，和 Zybo Board 类似，是一款同时具有 Xilinx FPGA 并且包含了 ARM CPU 的开发平台。为了了解这块开发板，我做了一些整理，让我们一样从硬件以及外围开始吧～

2019-01-21 | UltraZed-EG

【XDF资料下载】阿里云 Faas 平台创新与应用场景

阿里云FaaS平台创新及应用场景

2019-01-21 | 阿里云, Faas平台

以太网系列之“Line Side接口”

本文主要介绍以太网Line Side对外接口，也被称为MDI(Media Dependent Interface)，包括电口和光口。其中光模块主要针对10G以下的，10G以上的本文就不做介绍了。

2019-01-21 | 以太网

ZYNQ+Vivado2015.2系列（十五）AXI Timer 用户定时器中断控制LED

前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统

2019-01-21 | Zynq, Vivado2015.2, ZC702

【视频】集成 RS-FEC 的 16nm UltraScale+ FPGA

视频演示将展示 Xilinx 16nm Virtex UltraScale+ FPGA，其所集成的 100G 以太网 MAC 和 RS-FEC 能够串行工作，通过极具挑战的电子或光学互连发送数据。集成可节省逻辑区域，简化实现方案，并可降低日益普及的 100G 以太网接口或高速背板应用上的功耗

2019-01-18 | RS-FEC, 16nm

Zedboard学习（五）：MIO与EMIO操作

Zynq7000 系列芯片有 54 个 MIO(multiuse I/O)，它们分配在 GPIO 的 Bank0 和Bank1 隶属于 PS 部分，这些 IO 与 PS 直接相连。不需要添加引脚约束， MIO 信号对 PL部分是透明的。所以对 MIO 的操作可以看作是纯PS 的操作

2019-01-18 | ZedBoard

Xilinx FPGA的配置模式

本文主要介绍Xilinx FPGA的配置模式，主要包括Master/Slave模式，Serial/SelectMAP模式，JTAG模式等。其中7系列只有Logic部分，其配置相关功能引脚全部连接到FPGA端的特定bank上；Zynq 7000系列既有PL部分，也有PS部分，其JTAG从PL侧引出，其余配置相关引脚全部从PS侧引出

2019-01-18 | Xilinx FPGA

【直播回放与PPT下载】没有硬件经验也可以使用的 Xilinx MicroBlaze

在本次研讨会中，赛灵思专家将向您介绍赛灵思MicroBlaze 处理器将如何让启动新设计变得前所未有地简单快捷！无需 RTL 经验就能使用 Vivado IP 集成器工具以及第三方 IP 库。专家将为您演示如何使用外围设备在几分钟之内快速打造任何嵌入式设计原型

2019-01-18 | MicroBlaze

Xilinx 工业通信与实时以太网资源页

可靠的通用通信是工业物联网 (IIoT) 的基础。低时延、高带宽、恢复力、可扩展性及符合标准是关键。自动化现已跨越 40 多个协议，可满足众多目标应用的特定需求。可编程逻辑为您的产品匹配所有客户网络带来的灵活性是无与伦比的

2019-01-18 | 工业通信, 以太网, IIoT

什么是 EdgeBoard 终端计算加速方案？

深度学习软硬一体化加速方案，具备模型剪枝&量化加速工具,能将原始模型性能提升 4 倍以上。高性能的加速引擎提供 2.4Tops 的强大 AI 算力，完整的嵌入式参考设计,便于硬件产品的结构设计及二次开发。AI 硬件产品通过集成 EdgeBoard，可大大提升终端设备 AI 推理能力。

2019-01-17 | EdgeBoard, AI技术

Xilinx 助力百度大脑加速 AI 终端应用

EdgeBoard 是百度打造的基于赛灵思技术的从订制化需求到终端计算加速的一站式解决方案，支持企业轻松开发出高性能的 AI 硬件。开发者可以直接采用百度已经完全配置好的方案马上上手，也可以作为百度大脑 AI 硬件平台计划的一部分进行配置和定制

2019-01-17 | Xilinx, EdgeBoard, AI技术, 每日头条

System Generator从入门到放弃(六)——利用Vivado HLS block实现Vivado HLS调用C/C++代码

ug948中提供的官方例程为图像的中值滤波，该设计将一副256*256大小的RGB图像，添加噪声后提取出其中的Y通道，使用C++语言完成中值滤波。该设计将在Simulink环境下进行仿真。本次设计的流程是利用Vivado HLS建立C/C++代码，Export RTL–>System Generator–>Vivado

2019-01-17 | System Generator, Vivado HLS

牛！赛灵思在 CES 2019 发布多项汽车新闻

由于汽车科技在CES扮演的角色越来越重要，赛灵思在整周的活动中也成为目光焦点。在今年的展会上，赛灵思与汽车业合作伙伴及客户共同发布了多项新闻，分享赛灵思的技术合作技术支持人工智能 (AI) 加速、自动驾驶 (AD) 和高级驾驶辅助系统 (ADAS)

2019-01-17 | CES 2019, 赛灵思, 每日头条

Petalinux初学者快速入门教程

先去官网下载一个对应的bsp包，如果没有，可以自定义工程，自己建自己的项目，在开始阶段，先用bsp熟悉一下开发流程：

2019-01-17 | Petalinux

【视频】Xilinx 在两个通道上展示了具有 100G 以太网的 58G 驱动 GTM 收发器

通过 Xilinx 58G 驱动 GTM 收发器和 Virtex UltraScale+trade; 集成强化 100G 以太网子系统，在两个通道上演示 100G 以太网。该视频概述了 GTM 收发器如何使传统硬件支持 58G PAM4

2019-01-16 | 100G以太网, GTM收发器, 58G-PAM4

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer