FPGA 开发圈 | FPGA 社区

Zynq串口调试中遇到的问题

作者：圆宵，来源：FPGA那点事儿串口是很常用的通信端口，其速率比较慢，控制也比较简单，一般来说，使用时不会出现太大的问题。但笔者前一阵调试一块zynq的板子，用CPU通过串口和板卡上的一款芯片进行通信时，却也碰到了不大不小的麻烦。现在把解决问题的过程分享出来，虽然犯的都是很low的错误，但是也希望能对读者有一些借鉴。整个系统中，涉及串口通信的部分大概是这样的：... 阅读详情

2018-08-22 | 串口调试, Zynq

【视频】动态调整Xilinx FPGA收发器电源1V±0.25%

ADI Guneet Chadha演示如何使用电源系统管理使FPGA内核或I/O（例如：高速收发器）的电源输出电压(1V)保持在很小的容差范围内(0.25%)还显示了“如何确定电源裕量”

2018-08-22 | 电源管理, 电源裕量, 高速收发器

作者：Keith Szolusha 和 Kyle Lawrence 机器视觉系统使用非常短的强光闪烁来产生用于各种数据处理应用的高速图像。例如，快速移动的传送带通过机器视觉系统进行快速标签和缺陷检测。红外和激光LED闪光灯常用于近程和运动检测机器视觉。安全系统发出高速、难以察觉的LED闪光灯来检测运动，捕获和存储安全影像。所有这些系统都存在的一个挑战，即产生非常高的电流和短时间（微秒）... 阅读详情

2018-08-22 | LED驱动器, 机器视觉

Zynq中纯PL编程

没接触zynq之前，只用过FPGA，在FPGA中用verilog编程简单明了，后来稍微学习过一点nios ii，就在FPGA中也用过一点点nios ii。所以在刚接触zynq的时候，我就感觉zynq跟altera的FPGA和nios ii的编程肯定会有一些相似的地方。学习zynq的时候，一开始我就想弄清楚三个问题，第一zynq中怎么使用纯PL（programmable logic）部分？（... 阅读详情

2018-08-22 | Zynq

云计算市场热点知多少？这篇报告都为您讲透了！

作者：李云增，来源：商业伙伴近年来，我国云计算市场发展规模和增速如何？未来将保持多大增速及何种发展趋势？在云计算市场发展过程中，又呈现出了哪些热点？近日，中国信息通信研究院发布的2018云计算发展白皮书，对上述问题给出了答案。我国云计算市场规模及发展趋势我国公有云市场保持50%以上增长。2017年我国云计算整体市场规模达 691.6亿元，增速34.32%。其中，公有云市场规模达到 264... 阅读详情

2018-08-22 | 云计算

Vivado HLS 入门（二）

作者：OpenS_Lee 1 概述 Vivado HLS 是 Xilinx 提供的一个工具，是 Vivado Design Suite 的一部分，能把基于 C 的设计（C、C++ 或 SystemC）转换成在 Xilinx 全可编程芯片上实现用的 RTL 设计文件（VHDL/Verilog 或 SystemC）。 1.1 vivado hls 的设计流程图1 vivado... 阅读详情

2018-08-21 | Vivado HLS

影响ADAS装配率的原因竟有这些...

欧洲不仅是世界汽车工业重镇，也是最大的 ADAS 市场。广义来说，所有协助驾驶员进行驾驶，保证驾驶安全、驾驶舒适以及交通顺畅的智能系统都被欧盟视为 ADAS。从 2013 年开始，欧盟要求新车必须装配电子稳定控制（ESC）与防锁死刹车系统（ABS）；从 2014 年开始，欧盟将 ADAS 中的部分功能纳入其安全评级系统，可以说，欧洲是目前世界上对 ADAS 最友好的地区之一。 MINIEYE... 阅读详情

2018-08-21 | ADAS

Xilinx SDK 初学之——PS对PL寄存器的读写控制

对于FPGA编程时的v文件中的寄存器，在SDK编程时需要一些读写操作，以实现PS与PL部分的信息交换。下面用一具体例子记录所需要的步骤。如若有误请指正。首先需要将v文件代码封装为带有AXI总线的IP，才能实现PS与PL的通信。步骤如下： 1、vivado中打开工程，Tools->Create and Package IP，下一步; 2、选择封装带有AXI4总线的，如下图： 3、... 阅读详情

2018-08-21 | Xilinx-SDK

Vivado使用技巧（12）——设置DCI与内部参考电压

DCI与内部参考电压 Xilinx FPGA提供了DCI（Digitally Controlled Impedance）技术，包括两个功能：（1）.控制驱动器的输出阻抗；（2）.为驱动器或发送器添加一个并行端接，在传输线上得到精确的特征阻抗匹配，以提高信号完整性。DCI会主动调整I/O bank内的阻抗，以调整放在VRN和VRP管脚之间的外部精准参考电阻，这样可以补偿由于工艺变化、... 阅读详情

2018-08-21 | DCI技术, Vivado

FPGA中有符号数和无符号数的加法运算

FPGA中有符号数和无符号数的加法运算首先定义一个B比特的二进制数： verilog HDL表示正数就按一般的规则即可，这里主要讲如何表示负数？无符号数将（1）转换成十进制为：有符号数有符号数则指所有二进制数均是补码形式的整数。首先声明端口时增加signed关键字即可。对于B比特的二进制数据，装换成十进制数为：

2018-08-20 | 加法运算

Zynq AXI总线

zynq AXI是很重要的内容，本篇仅是简单的介绍。大量参考了其他书籍。 AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。 1.AXI总线 ZYNQ有三种AXI总线：（1）AXI4：（For high-performance memory-... 阅读详情

2018-08-20 | AXI总线

FPGA实现Cortex-M0 SOPC的初步实践

作者：葛兴 cortex-M0是ARM公司的一款开源内核，以低功耗著称，本文提纲挈领的讲述了用FPGA实现SOPC的流程。 1、开源核心从头开始，在ARM官网上注册，下载ARM cortex M0的源代码以及大量的参考学习文献。 2、接口表明确了cmsdk_mcu的系统接口表及其意义，列出了接口表。

2018-08-20 | FPGA

Xilinx DDR IP详解与时序分析

DDR3：使用流程一. 配置过程 1>首先找到IP核 2>选择兼容的片子，这个ddr兼容K7系列的三个片子 3>选择ddr3 4>配置工作时钟部分配置时钟前我们先了解一下ddr3的ip核的时钟关系,如下图，共三个时钟。Ip核心的工作时钟和参考时钟，必须直接连在电路板上，不可由IP核分频得到。

2018-08-20 | DDR3

Vivado及Zynq使用经验

1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。 2.若果debug核使用的时钟是zynq ps端输出的时钟，那么烧录完bit文件后，是不会自动弹出debug界面的，... 阅读详情

2018-08-20 | Vivado, Zynq

【视频】Python 让电子驱动器更智能化

电子驱动器在工业物联网/工业4.0 时代已经与以往时期不同了，它们被寄望于能担负更多的功能，而不仅仅只是用于控制马达。那么对于新的工业时代下，电子驱动器将能担负什么样的功能？以及如何去实现他们呢？欢迎您观看以下快速上手视频，了解赛灵思是如何使用 Python 使得电子驱动器更加智能、更具自适应性，从而满足新工业时代的需求。视频还演示了如何使用该工具包。

2018-08-17 | python, 工业物联网, 电子驱动器