ZYNQ 程序固化到QSPI FLASH实验
judy 在 周一, 05/29/2023 - 10:08 提交
本实验教程主要指导大家如何将程序固化到QSPI FLASH中，并让ZYNQ芯片上电启动自动加载QSPI中的程序
All node
数字计算小技巧——verilog中如何判断一个数是否在某个范围之内
judy 在 周一, 05/29/2023 - 09:34 提交
在数学中，假如要判断一个数x是否在[a,b]内还是一件比较简单的事情
Vivado™ ML 2023.1 现已推出！
judy 在 周五, 05/26/2023 - 17:39 提交
使用Intelligent Design Runs，Versal™ 自适应 SoC 的平均 QoR 提升 8%
AI引擎的自动数字预失真设计生成
judy 在 周五, 05/26/2023 - 14:53 提交
本文描述了一个在AI引擎上自动生成DPD前向路径设计的工具，无需编写一行代码。
自定义AXI IP核实验——FPGA Vitis篇
judy 在 周五, 05/26/2023 - 14:37 提交
本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核
AMD抢食ADAS市场，加码汽车芯片
judy 在 周五, 05/26/2023 - 09:39 提交
新XA AU10P和XA AU15P处理器符合汽车标准，并针对驾驶辅助系统传感器应用进行了优化
AMD 成本优化型车规级产品系列推出新成员
judy 在 周四, 05/25/2023 - 15:56 提交
Artix UltraScale+器件壮大了 AMD车规级、功能安全验证、高度可扩展的 FPGA 及自适应 SoC 阵营
AMD Vitis 调试时，BSP代码的某些行没有被执行，代码乱跳等问题
judy 在 周四, 05/25/2023 - 15:52 提交
AMD Vitis 调试代码时，BSP代码的某些应该被执行的行，没有被执行
ZYNQ AXI GPIO中断实验——FPGA Vitis篇
judy 在 周四, 05/25/2023 - 09:44 提交
使用ZYNQ最大的疑问就是如何把PS和PL结合起来使用。本实验使用两个AXI GPIO的IP核
“共赢5G”，AMD 诚邀您莅临MWC上海展
judy 在 周四, 05/25/2023 - 09:24 提交
现场展示基于 AMD EPYC™ 处理器和 Xilinx FPGA 的现代网络的解决方案