IDR（智能设计运行）：基于机器学习的时序收敛助手
judy 在 周一, 06/05/2023 - 10:47 提交
本视频将讨论如何在设计中使用此功能，并阐述其工作原理。
All node
hash算法在FPGA中的实现（一）——hash表的组建
judy 在 周一, 06/05/2023 - 09:46 提交
在FPGA的设计中，尤其是在通信领域，经常会遇到hash算法的实现
Vivado Schematic中的实线和虚线有什么区别？
judy 在 周一, 06/05/2023 - 09:28 提交
Vivado Schematic中的实线和虚线有什么区别？以下图为例
一颗芯片的典型设计流程
judy 在 周五, 06/02/2023 - 16:00 提交
本文概述了芯片设计流程、不同阶段以及它们对创建有效芯片的贡献。
Xilinx FPGA Multiboot设计与实现（Spartan-6和Kintex-7示例）
judy 在 周五, 06/02/2023 - 15:52 提交
本文介绍如何创建Golden镜像和Multiboot镜像，以及加载失败Fallback回退的原理。
VPX通信基础理论
judy 在 周五, 06/02/2023 - 09:48 提交
新型VPX(VITA 46)标准是自从VME引入后的25年来，对于VME总线架构的最重大也是最重要的改进
以太网 PHY 的功能和选择
judy 在 周五, 06/02/2023 - 09:36 提交
以太网 PHY 3具有两个主要功能
Vivado Hardware Debug技巧 如何在IBERT眼图上添加模板
judy 在 周四, 06/01/2023 - 15:55 提交
在Vivado的IP Catelog中找到IBERT，此处以UltraScale Plus系列的GTY为例
Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞
judy 在 周四, 06/01/2023 - 15:20 提交
对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？
JESD204接口调试总结——JESD204C协议的介绍
judy 在 周四, 06/01/2023 - 10:03 提交
本入门文章由两部分组成，旨在介绍JESD204C标准，着重说明其与JESD204B的不同之处