All node | FPGA 开发圈

赛灵思技术日深圳站报名开始了!

judy 在周三, 03/31/2021 - 10:09 提交

本次活动为软件与AI专场，通过一系列详细的技术分享与案例解析，与观众面对面探讨更多 FPGA/SOC 领域的创新可能，助力 AI 与软件相关从业者迅速学习掌握赛灵思全新的 Vitis/Vitis AI 统一软件平台。活动也同步聚焦行业热点应用，并介绍针对性的解决方案。

judy 在周三, 03/31/2021 - 09:49 提交

本视频将重点介绍高级驾驶辅助系统中的汽车架构和自动驾驶。

judy 在周三, 03/31/2021 - 09:37 提交

本讲使用matlab产生待滤波信号，并编写testbench进行仿真分析，在Vivado中调用FIR滤波器的IP核进行滤波测试，下一讲使用两个DDS产生待滤波的信号，第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。

judy 在周二, 03/30/2021 - 10:18 提交

TVM最大的特点是基于图和算符结构来优化指令生成，最大化硬件执行效率。其中使用了很多方法来改善硬件执行速度，包括算符融合、数据规划、基于机器学习的优化器等。它向上对接Tensorflow、Pytorch等深度学习框架，向下兼容GPU、CPU、ARM、TPU等硬件设备。

judy 在周二, 03/30/2021 - 09:48 提交

本文描述Versal™设备中可用的SelectIO™资源。

judy 在周二, 03/30/2021 - 09:42 提交

本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析

judy 在周一, 03/29/2021 - 14:05 提交

本视频简要介绍了 Vitis AI Edge IP 的计划和架构，包括全新 1.3 版本中的新增功能。

judy 在周一, 03/29/2021 - 11:40 提交

4月22日-23日，赛灵思举办 Adapt China：Vivado专场，特邀Vivado专家团队，与您分享 Vivado 在设计自动化集成、IP子系统复用和加速设计收敛等方面的方法和技巧。

judy 在周一, 03/29/2021 - 10:01 提交

本文以99阶FIR低通滤波器为例，学习使用matlab的fdatool工具箱设计滤波器，并将滤波器系数导出到.coe文件，联合Vivado进行FPGA的FIR滤波器设计

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。