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【用户指南】探索 Versal ACAP 设计方法论

judy 在 周三, 03/17/2021 - 09:50 提交

身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对海量数据处理需求，赛灵思 Versal ACAP多核异构计算平台致力于帮助所有开发者保持即时的灵活应变能力。

引领数据中心转型，赛灵思做了什么？

judy 在 周三, 03/17/2021 - 09:30 提交

人工智能的发展、日益复杂的工作负载以及非结构化数据的爆炸式增长，正迫使数据中心快速转型。随着 5G 、人工智能（ AI ）、云计算、物联网及自动驾驶等新一代信息技术快速演进，全球数据正呈指数级增长并呈海量聚焦态势。

一文看懂FPGA原型验证的技术进阶之路

judy 在 周二, 03/16/2021 - 15:18 提交

目前ASIC的设计变得越来越大，越来越复杂，单片FPGA已不能满足原型验证要求，多片FPGA验证应运而生。RTL逻辑的分割、多片FPGA之间的互联拓扑结构、I/O分配、高速接口都对应用FPGA原型验证的芯片开发者提出了更高的要求也带来了前所未有的挑战。

Vivado Design Suite 用户指南：I/O和时钟规划 (v2020.2)

judy 在 周二, 03/16/2021 - 15:00 提交

本文描述了I/O规划过程，在RTL设计中与PCB设计人员一起执行端口分配，并与系统工程师一起利用目标Xilinx FPGA上的时钟资源；使用Vivado设计套件减少内部和外部导线长度，提高系统性能。

Xilinx中FIR滤波器IP的讲解与使用

judy 在 周二, 03/16/2021 - 14:48 提交

我们上一篇文章的混频是8MHz与5MHz的相乘，所以我们这篇文章的目的是设计一个低通滤波器滤除13MHz的成分。FIR的设计方法在数字信号处理中有两种方法，最常用的就是窗函数法。这里我们将使用汉明窗进行进一步的设计。

Vivado IP核DDS使用及注意

guanxiao_505740 在 周二, 03/16/2021 - 09:43 提交

vivado提供了DDS IP核可以输出正余弦波形，配置方法如下

PYNQ框架下用Python编程FPGA不是梦-Vitis HLS前端开源

judy 在 周一, 03/15/2021 - 16:18 提交

目前，虽然基于C/C++等高层次综合相较于手写RTL层级HDL语言已大幅提升了开发效率，但随着相关技术的不断进步，以及算法迭代的日益频繁，人们似乎并不满足于此。

不少刚刚接触到Pynq的用户第一个问号？Pynq是不是用Python编程FPGA的新物种？

Xilinx的高质量时钟输出ODDR原语

judy 在 周一, 03/15/2021 - 16:12 提交

本文探讨一下ODDR用于时钟输出时的作用。

基于FPGA的超低延时硬件加速行情解析系统

judy 在 周一, 03/15/2021 - 11:06 提交

本文针对上海证券交易所的行情发布系统，采用Verilog硬件描述语言，在FPGA加速卡上开发了对行情信息流的以太网，IP和UDP以及FAST协议的硬件解码，设计了支持指令集编程的微指令加速引擎。与传统的基于软件的方法相比，本文提出的专用硬件处理方案延时可降低10倍以上。

【视频】Smart World: Xilinx VMSS 框架（中文字幕）

judy 在 周一, 03/15/2021 - 09:44 提交

在本视频中，Xilinx 高级总监兼数据中心系统架构师 Seong Kim 博士讨论了 Smart World 技术的需求以及 Xilinx 在解决关键实时应用方面的优势。