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开发者分享 | 如何在 Petalinux 下定位 decice-tree 错误

judy 在 周五, 03/19/2021 - 14:17 提交

今天邀请到赛灵思专家和大家分享下如何在 Petalinux 下定位 decice-tree 错误的一些技巧。

赛灵思 App Store, 助力万物加速！

judy 在 周五, 03/19/2021 - 10:31 提交

赛灵思应用商店 (Xilinx App Store) 是赛灵思首次面向广大用户所提供的数字化自适应加速应用发布平台，其加速应用来自赛灵思、第三方合作伙伴和优质独立软件开发商。目前，Xilinx 应用商店支持多种领域的加速计算，包括视频及图像处理、数据分析、高性能计算、机器学习及网络安全等

【视频】您所不知道的 Xilinx：深耕汽车市场 20 年的故事

judy 在 周五, 03/19/2021 - 09:47 提交

您所不知道的 Xilinx：深耕汽车市场 20 年的故事

Vivado DDS IP配置与仿真（1）正弦、余弦信号发生器

judy 在 周五, 03/19/2021 - 09:40 提交

本次使用Vivado调用DDS的IP进行仿真，并尝试多种配置方式的区别，设计单通道信号发生器（固定频率）、Verilog查表法实现DDS、AM调制解调、DSB调制解调、可编程控制的信号发生器（调频调相）。

开启无限可能的世界：Vitis HLS 前端现已全面开源

judy 在 周四, 03/18/2021 - 14:14 提交

赛灵思一直致力于支持开源计划的不断飞跃，为帮助开发人员和研发社区充分发挥自适应计算的优势，我们再次做出了令人振奋的举措: 在 GitHub 上开放提供 Vitis HLS（高层次综合）前端。Vitis HLS 工具能够将 C++ 和 OpenCL™ 功能部署到器件的逻辑结构和 RAM/DSP 块上。

你好，新一代SmartNIC ！

judy 在 周四, 03/18/2021 - 10:02 提交

随着技术的发展与革新，服务器、SmartNIC与DPU之间的界限越来越模糊，但实际上，定义与用例之间几乎没有多大关系。今天，我们针对Xilinx日前推出的新一代Alveo SmartNIC产品组合，从中窥探SmartNIC的未来发展趋势：可组合性。

【视频】赛灵思 UltraScale+ 成本优化的产品组合

judy 在 周四, 03/18/2021 - 09:45 提交

了解全新的 16nm Artix® UltraScale+™ FPGA 系列和 Zynq® UltraScale+ MPSoC ZU1 器件，以超紧凑的封装提供，可为成本敏感型的边缘和网络应用提供无与伦比的计算密度。

【下载】UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）（中文版） (v2020.2)

judy 在 周四, 03/18/2021 - 09:20 提交

本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。

一图读懂赛灵思 UltraScale+ 新成员

judy 在 周三, 03/17/2021 - 14:59 提交

一图读懂赛灵思全新UltraScale+成本优化型产品组合

Xilinx 以成本优化型 UltraScale+ 产品组合拓展新应用，实现超紧凑、高性能边缘计算

judy 在 周三, 03/17/2021 - 10:11 提交

赛灵思今日宣布面向市场扩展其 UltraScale+ 产品组合，以支持需要超紧凑及智能边缘解决方案的新型应用。新款 Artix® 和 Zynq® UltraScale+ 器件的外形尺寸较传统芯片封装缩小了70%，能够满足工业、视觉、医疗、广播、消费、汽车和互联市场等更广泛的应用领域。