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劳特巴赫利用 Zynq 突破嵌入式系统设计极限

judy 在 周四, 05/09/2024 - 09:55 提交

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

FPGA Vivado调用IP核详细操作步骤

judy 在 周四, 05/09/2024 - 09:43 提交

今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看

Optiver 使用 AMD 企业级产品组合赋能数据中心现代化，开启计算与 AI 的新时代

judy 在 周四, 05/09/2024 - 09:20 提交

Optiver 通过包括 EPYC CPU、Solarflare 以太网适配器、Virtex FPGA 和 Alveo 加速卡在内的高性能 AMD 解决方案搭建其业务基础

AMD Versal AI Edge 自适应计算加速平台之 PS 端以太网使用之 lwip (8)

judy 在 周三, 05/08/2024 - 16:53 提交

开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。

数字信号处理基础：什么是采样？

judy 在 周三, 05/08/2024 - 11:22 提交

本文系摘录自《RFSoC SDR Book》第四章——DSP Fundamentals，略有改动。下面将介绍采样（Sampling）的基本概念


在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

judy 在 周三, 05/08/2024 - 10:08 提交

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。

FPGA问答系列--Block RAM的资源如何计算？

judy 在 周三, 05/08/2024 - 09:32 提交

当使用ram时，width是960bit，depth是16bit，只有15Kb大小， 为什么占用了很多个BRAM？

DPU Fingerprint详解

judy 在 周二, 05/07/2024 - 14:25 提交

本文将会详细介绍关于DPU Fingerprint的相关内容，并提供此类校验失败问题的检查手段和解决方案。

Vivado中文注释乱码问题如何解决？

judy 在 周二, 05/07/2024 - 09:51 提交

在使用Vivado进行FPGA设计时，大家是否会遇到中文注释显示乱码的问题，而且在乱码时修改代码，导致文件注释更乱了，且恢复不了，那么如何解决呢？

有关PCIe 5.0和6.0线缆，重磅公布

judy 在 周二, 05/07/2024 - 09:39 提交

2024年5月1日，PCI-SIG宣布发布 CopprLink™ 内部和外部电缆规范。CopprLink Cable 规范提供 32.0 和 64.0 GT/s 的信号传输速率