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Xilinx FPGA的GTx
Xilinx的针对Gigabit应用的FPGA基本都会集成一些高速串行接口，统称为Gigabit Transceiver（GTx），包括GTP、GTR、GTX、GTH、GTZ、GTY（传输速率不断增加）等，不同系列的FPGA集成的GTx不同。
2019-12-31 |
Xilinx FPGA
,
GTX
verilog 定位手段
Verilog定位手段能够达到以下效果：方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。
2019-12-30 |
Verilog
xilinx文件后缀说明
xilinx文件后缀说明
2019-12-27 |
Xilinx
verilog语法——case、casex、casez
在rtl仿真中，x和z是两个情况，而在综合时被视为一种情况。因此在需要综合的代码中，是不允许出现x和z的。
2019-12-26 |
Verilog
Python中3个不可思议的返回
Python中3个不可思议的返回——第一个：神奇的字典键；第二个：异常处理中的return；第三个：相同对象的判断。
2019-12-25 |
python
高质量的verilog代码是什么样的？
高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。
2019-12-20 |
Verilog
Zynq 7000的PS为PL分配信号
在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。
2019-12-19 |
Zynq
,
时钟
DCM / DLL / PLL / MMCM区别
对于FPGA工程师来说，DCM / DLL / MMCM / PLL这些词简直每天都能看到，但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中，时钟管理器称为Clock Management，简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。
2019-12-18 |
PLL
,
时钟管理器
FPGA图像处理（7）常用算法：解 Bayer 格式
Bayer 格式指的是大多数彩色图像传感器在每个像素点位置只感应 RGB 三通道中一个通道的颜色，用于节约制造成本。而且由于人眼对绿色较为敏感，50% 的像素点感应 G，25% 的像素点感应 R，25% 的像素点感应 B。
2019-12-17 |
FPGA
,
图像处理
PCIE原理：PCIE链路训练、枚举扫描、配置BAR空间
PCIE 链路训练、枚举扫描、配置BAR的顺序？上电复位后，首先进行链路训练，之后进行枚举扫描、最后进行基地址寄存器BAR的配置。完成基地址配置后，就可以通过memory TLP读写进行寄存器的访问了。
2019-12-16 |
PCIe
verilog语法—— generate
generate语句能够生成有规律的代码，较少语句数量，提高效率。
2019-12-13 |
Verilog
ZYNQ基础系列（三）VTC+VDMA+Vid_Out核 构建一个简单的显示通路的准备工作
本文将先介绍三个VIVADO自带的视频输出通路相关的重要IP核，搭建一个比较简单的视频通路，为不久之后的摄像头到显示屏通路打下基础......
2019-12-12 |
Zynq
FPGA图像处理（6）常用算法：RGB图像转灰度图像
RGB 图像转灰度图像的计算，即由当前像素点的 RGB 值计算 YUV 色域的 Y 通道的数值
2019-12-10 |
FPGA
,
图像处理
FPGA中加减乘除运算的注意问题
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）。
2019-12-09 |
FPGA
PCIE原理：PCIE是如何获取BUS number的？
为支持ＩＤ路由，每个PCIE设备（端点和交换开关）中都应设置有贮存设备总线号和设备号的寄存器，复位时，该寄存器清０，每当设备在它的原级链路上检测到一个Type0配置写事务包时，它就从该TLP头标中的第８～９字节“捕获”它自己的总线号和设备号，并贮存入上述总线号和设备号寄存器。
2019-12-06 |
PCIe
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