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FPGA图像处理（7）常用算法：解 Bayer 格式
Bayer 格式指的是大多数彩色图像传感器在每个像素点位置只感应 RGB 三通道中一个通道的颜色，用于节约制造成本。而且由于人眼对绿色较为敏感，50% 的像素点感应 G，25% 的像素点感应 R，25% 的像素点感应 B。
2019-12-17 |
FPGA
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图像处理
PCIE原理：PCIE链路训练、枚举扫描、配置BAR空间
PCIE 链路训练、枚举扫描、配置BAR的顺序？上电复位后，首先进行链路训练，之后进行枚举扫描、最后进行基地址寄存器BAR的配置。完成基地址配置后，就可以通过memory TLP读写进行寄存器的访问了。
2019-12-16 |
PCIe
verilog语法—— generate
generate语句能够生成有规律的代码，较少语句数量，提高效率。
2019-12-13 |
Verilog
ZYNQ基础系列（三）VTC+VDMA+Vid_Out核 构建一个简单的显示通路的准备工作
本文将先介绍三个VIVADO自带的视频输出通路相关的重要IP核，搭建一个比较简单的视频通路，为不久之后的摄像头到显示屏通路打下基础......
2019-12-12 |
Zynq
FPGA图像处理（6）常用算法：RGB图像转灰度图像
RGB 图像转灰度图像的计算，即由当前像素点的 RGB 值计算 YUV 色域的 Y 通道的数值
2019-12-10 |
FPGA
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图像处理
FPGA中加减乘除运算的注意问题
在进行加减乘除运算时一定要注意位宽，保证足够大的位宽，防止数据溢出，如果溢出结果就会出现错误，尤其是加和乘运算，一定要计算好位宽（位宽的计算可以都取其最大值，看最大值计算后的位宽就是最大位宽，采用这个位宽数据就溢出不了）。
2019-12-09 |
FPGA
PCIE原理：PCIE是如何获取BUS number的？
为支持ＩＤ路由，每个PCIE设备（端点和交换开关）中都应设置有贮存设备总线号和设备号的寄存器，复位时，该寄存器清０，每当设备在它的原级链路上检测到一个Type0配置写事务包时，它就从该TLP头标中的第８～９字节“捕获”它自己的总线号和设备号，并贮存入上述总线号和设备号寄存器。
2019-12-06 |
PCIe
verilog语法——参数例化
verilog参数例化——1、参数定义parameter；2、参数例化
2019-12-05 |
Verilog
AXI接口设计注意事项
AXI2MEM转换接口需要将来自PCIE的AXI信号（时钟为250MHz或者500MHz）转换成100MHz时钟的MEM接口。MEM接口用于SOC总线主端口，用于读写芯片内部模块或者配置寄存器。
2019-12-04 |
AXI
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接口设计
PCIE原理：PCIE地址是如何映射的
本文以xinlinx FPGA PCIE为例，选择集成AXI的PCIE结构为例，说明AXI接口读写地址是如何映射成PCIE读写地址的。
2019-12-03 |
PCIe
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AXI
FPGA基础设计：Verilog行为级建模（过程赋值）
使用逻辑门和连续赋值对电路建模，是相对详细的描述硬件的方法。使用过程块可以从更高层次的角度描述一个系统，称作行为级建模（behavirol modeling）。
2019-11-29 |
FPGA设计
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Verilog
ZYNQ基础系列（二） IO口模拟HDMI
HDMI主要用于给高清显示设备传输视频和音频数据，除了使用专门的HDMI芯片外，当然还可以用ZYNQ的PL部分产生相应的时序，本文就是用FPGA的IO口与HDMI显示设备直接进行通信。
2019-11-28 |
Zynq
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HDMI
PCIE原理：PCIE的BAR0/1是如何配置的？
RC端通过配置TLP读写EP端PCIE的BAR0/1寄存器，确定EP端PCIE的存储空间。其中配置TLP需要用到总线号，设备号，以及功能号。
2019-11-27 |
PCIe
如何提高FPGA的运行速度
对于设计者来说，当然希望我们设计的电路的工作频率尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。
2019-11-26 |
FPGA
ZYNQ基础系列（一） AXI总线通信
在ZYNQ开发过程中，PS与PL之间的通信是不可避免的，除了MIO与EMIO通信外，还有一种更高速的接口与ARM核通信。本章将创建并测试一个基于高速AXI总线的IP核，以及调用并测试vivado自带的IP核。
2019-11-25 |
Zynq
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AXI
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