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毕设要用到Xilinx家的ZCU106这块板子，了解到最近Xilinx统一了Vivado，XilinxSDK，并集成了常用开源IP核，推出了Vitis统一软件平台，使我们不再需要关注底层的Verilog实现，因此尝试使用Vitis开发一个神经网络加速器，作为毕设的基础。

在使用ZYNQ进行开发设计时，往往需要对一些GPIO引脚进行配置，传统的配置方法通常在PL端进行管脚约束之后在Verilog代码中对相应引脚进行配置。这样如果开发过程中一旦有需要对管脚配置进行修改的话，那么就必须重新进行综合、布局布线、生成比特流文件，如果设计工程相对复杂的话，完成整个过程通常需要相当长一段时间。影响开发效率。

前提环境：开发板上电后，JTAG模式启动，SD卡已烧写系统文件，JTAG 和UART已连接主机。首先 下载驱动Linux_3.x.x_4.x.x_VCP_Driver_Source.zip

图文了解基于Vitis AI1.2 dpu平台测试

“重构”对于刚接触FPGA的人来说，可谓十分神秘，对于已经入门的人来说很“简单”，但是你真的了解FPGA的重构吗？

SPI 总线控制器支持与各种外设通信，例如存储器、温度传感器、压力传感器、模拟转换器、实时时钟、显示器和任何支持串行模式的SD卡等等。SPI 控制器可以在主模式、从模式或多主模式下工作。Zynq-7000 器件包括两个 SPI 控制器，该控制器基于 Cadence SPI 内核。