Xilinx约束学习笔记（一）—— 约束方法学
joycha 在 周二, 11/02/2021 - 14:14 提交
Xilinx 建议将时序约束和物理约束分开保存为两个不同的文件。甚至可以将针对某一个模块的约束单独保存在一个文件中。可以使用 USED_IN_SYNTHESIS 和 USED_IN_IMPLEMENTATION 属性指定约束文件是在综合或实现过程中使用。
ZYNQ学习之路——SDSoC开发环境介绍
judy 在 周二, 11/02/2021 - 10:17 提交
本节教程介绍如何使用SDSoC软件创建硬件平台，并且使用它来加速程序函数。
Xilinx Ethernet MAC IP调试的小坑
judy 在 周二, 11/02/2021 - 09:39 提交
本篇文章要写的是调试Xilinx网络IP时踩到的一个坑，也是控制PHY芯片时的一个坑，板卡上的PHY芯片是非常经典的88E1111，使用MDIO接口控制。
基于ZYNQ7000的1588从端设计方案
judy 在 周一, 11/01/2021 - 15:19 提交
IEEE 1588 是一个精密时间协议 (PTP)，用于同步计算机网络中的时钟。在局域网中，它能将时钟精确度控制在亚微秒范围内，使其适于测量和控制系统。IEEE 1588 标准为时钟分配定义了一个主从式架构，由一个或多个网段及一个或多个时钟组成。TSN 网络中时间同步协议使用 IEEE 802.1AS 协议，它基于IEEE 1588 协议进行精简和修改，也称为 gPTP 协议。
UltraScale：PUDC_B 的 BSDL 合规性问题
judy 在 周一, 11/01/2021 - 14:40 提交
根据用户指南，要符合预配置 BSDL 文件描述要求，PUDC_B 应该设置为 1。在实际 BSDL 文件中，我只看到了 PROGRAM_B 的合规性：
用于千兆位收发器应用的全数字VCXO替代方案(UltraScale FPGA) 应用说明
judy 在 周一, 11/01/2021 - 14:28 提交
本文提供一个系统，旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。
基于多级反馈环形振荡器的真随机数发生器设计
judy 在 周一, 11/01/2021 - 10:34 提交
本文提出了一种在现场可编程门阵列(FPGA)上生成真随机数的新方法，该方法以 多级反馈环形振荡器(MSFRO) 的随机抖动为熵源。在传统环形振荡器的基础上，增加了多级反馈结构，扩大了时钟抖动的范围，提高了时钟采样频率和熵源的随机性。与传统的时钟采样结构不同，我们利用MSFRO产生的时钟抖动信号对FPGA的锁相环(PLL)产生的时钟信号进行采样。
Zynq7035单板创建PYNQ镜像V2.6
judy 在 周一, 11/01/2021 - 09:45 提交
本次设计是在zynq7035器件上进行，创建PYNQ框架v2.6版本，构建需要如下步骤：
国微思尔芯发布采用赛灵思UltraScale+ VU19P FPGA的芯神瞳逻辑矩阵LX2
judy 在 周五, 10/29/2021 - 14:53 提交
国微思尔芯推出在原型验证领域的前沿技术创新产品：芯神瞳逻辑矩阵LX2。逻辑矩阵LX2采用的是赛灵思目前容量最大的UltraScale+ VU19P FPGA芯片。其单系统最多可配置8颗FPGA，而每个标准机柜最高可配置8台LX2，单机柜支持近32亿门逻辑规模
Xilinx Vitis 2020.1修改工程占用的BRAM内存大小的方法
judy 在 周五, 10/29/2021 - 14:30 提交
修改了代码后编译工程，有时会因为BRAM空间不足而编译失败，出现下面的错误提示，这时，需要回到Vivado工程里面，在Block Design中将分配的BRAM空间大小改大。具体方法如下。