一个工程师有关FPGA项目的感言

judy 在 周一, 12/20/2021 - 09:34 提交

一个工程师有关FPGA项目的9个感言

关于机器学习模型的可解释性算法

judy 在 周一, 12/20/2021 - 09:23 提交

本文介绍目前常见的几种可以提高机器学习模型的可解释性的技术，包括它们的相对优点和缺点。

基于FPGA打造ROS 2定义硬件　自适应机器人获得灵活大脑(上)

judy 在 周五, 12/17/2021 - 17:17 提交

本文从ROS 2机器人专家的视角提出建议，即全面考虑ROS 2的硬件加速。这一视角能体现：优化流程中、流程内、网络内(含底层)的ROS 2运算图交互；以及加速ROS上运行的应用。

Xilinx SystemVerilog 中的联合体 (union)

匿名 在 周五, 12/17/2021 - 10:23 提交

SystemVerilog 中新增了一种数据类型，即联合体。联合体支持您以多种不同方式来引用数据中的某一部分。本文将介绍联合体的使用方式以及综合工具针对联合体的处理方式。

Fortem DroneHunter 使用 Xilinx Zynq SoC 放倒恶意无人机

judy 在 周五, 12/17/2021 - 09:55 提交

Xilinx 技术支持实时数据处理并可延长功耗，助力 DroneHunter 保护公共基础设施。

Xilinx 角逐 BattleBots 竞技场

judy 在 周五, 12/17/2021 - 09:44 提交

是时候准备好收看一场冲击视觉的大战并为之欢呼了！在与 Rev Robotics 的合作中，赛灵思是战斗机器人 Switchback 的赞助商。

DAC 2021十大要点总结

judy 在 周四, 12/16/2021 - 17:33 提交

设计自动化会议最近在旧金山举行。在演讲中，涵盖了广泛的领域——例如，设计自动化算法领先技术、商业 EDA 工具的新功能、技术和财务趋势和预测以及行业标准活动。下面附上一份来自笔者对 DAC 的印象盘点。

Versal ACAP 开发板系统设计方法指南

judy 在 周四, 12/16/2021 - 16:20 提交

赛灵思 Versal® 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。

赛灵思嵌入式软件工具 2021.2 中的新增功能

judy 在 周四, 12/16/2021 - 09:49 提交

了解嵌入式软件（如 Linux、Xen Hypervisor 和免费实时操作系统）与构建工具（如 Yocto 和 PetaLinux）在 2021.2 发布周期中的新增特性。 该视频将详细介绍在该发布周期中所有的新增功能与修改内容。

Xilinx FPGA平台DDR3设计保姆式教程（4）——DDR3读写测试

judy 在 周四, 12/16/2021 - 09:31 提交

实验任务：将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。