如何在 Vivado IP 集成器 (IPI) 中使用 UltraScale SEM IP

judy 在 周二, 10/26/2021 - 17:24 提交

UltraScale SEM IP 在从 Vivado IP 目录生成和从 IP 集成器目录生成时有一定的差异。这些差异是什么呢？UltraScale SEM 打算如何在 IP 集成器中使用？

【下载】用于千兆位收发器应用的全数字VCXO替代品（7系列/Zynq-7000）应用说明

judy 在 周二, 10/26/2021 - 11:43 提交

本应用说明提供了一个系统，该系统旨在通过利用每个串行千兆位收发器内的功能来取代外部压控晶体振荡器（VCXO）电路。

Xilinx Vitis 2020.1无法创建SREC SPI Bootloader工程，提示缺少xilisf库的解决办法

judy 在 周二, 10/26/2021 - 09:59 提交

在BSP设置中，手动添加xilisf库的引用。首先，在Platform工程（这里是microblaze_test）上点击鼠标右键，选择“Open Platform Editor”命令。在Board Support Package里面，点击Modify BSP Settings按钮，勾选xilisf复选框，然后点击OK。

【视频】使用 Vitis 加速库进行开发

judy 在 周二, 10/26/2021 - 09:50 提交

通过本次研讨会，了解所提供的不同层次的抽象，查看通过使用 Vitis 库启动设计的演示预演并了解您可实现的性能优势。

在不全面重新安装 Vivado 设计套件的情况下，是否能够（重新安装）安装 Xilinx USB/Digilent 线缆驱动器？

judy 在 周一, 10/25/2021 - 14:37 提交

如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？

开源100 Gbps NIC Corundum环境搭建介绍（二）仿真及工程恢复

judy 在 周一, 10/25/2021 - 14:13 提交

公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘：普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快？》发出后，得到了很多粉丝的关注，大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤

Versal ACAP AI 核心系列库指南(v2021.1)

judy 在 周一, 10/25/2021 - 09:52 提交

本文描述了Vivado®设计套件中使用的电路设计元素，并与带有AI内核的Versal™ ACAP器件相关。元素细节包括VHDL和Verilog实例化代码、原理图符号、真值表以及设计元素的其他特定信息。

最多彩的PYNQ活动—WIT Hack圆满落幕

judy 在 周一, 10/25/2021 - 09:41 提交

本次创客马拉松参赛队伍需要通过使用基于PYNQ的智能小车，在完全未知地图的情况下，通过所提供的传感器完成主办方指定的挑战。最后进入决赛的队伍，则需要根据主办方提供的传感器清单，提出自己的创意并将其实现。最终，主办方将结合竞速日成绩和决赛所展现的创意，评选出最佳表现奖、最佳创新奖和最佳新人奖，并给予现金奖励。

Vitis Model Composer 用户指南 (v2021.1)

judy 在 周五, 10/22/2021 - 14:44 提交

本文描述如何执行基于模型的设计，在 Simulink 环境中实现快速设计探索，并通过自动代码生成加速 Xilinx 器件的生产路径。

Vivado仿真器进行混合语言仿真的一些要点

judy 在 周五, 10/22/2021 - 10:13 提交

Vivado 仿真器支持混合语言项目文件及混合语言仿真。 这有助于您在 VHDL 设计中包含 Verilog 模块，反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。