【下载】使用千兆位收发器分数 PLL 的全数字VCXO替代方案应用说明

judy 在 周二, 11/09/2021 - 10:56 提交

本文提供一个系统，旨在通过利用千兆位收发器内的功能取代外部压控晶体振荡器（VCXO）电路。

ZYNQ学习之路——创建基于Linux系统的SDSoC平台

judy 在 周二, 11/09/2021 - 09:45 提交

在第三节中，我们成功创建了ZYNQ裸机下的SDSoC平台文件，但在实际使用中，要求使用Linux操作系统。本节介绍如何创建基于Linux系统的硬件平台。

【教程】Xilinx Vivado/Vitis 2020.1创建最简单的MicroBlaze工程运行Hello World C语言程序（不使用外部DDR3内存），并固化到SPI Flash

judy 在 周二, 11/09/2021 - 09:18 提交

本教程以米联客XC7A35T FGG484-2开发板为例，详细讲解一下用Xilinx Vivado 2020.1创建MicroBlaze软核工程，然后再用Xilinx Vitis 2020.1建立Hello World C程序工程的完整操作步骤。

Vitis™ 视频分析 SDK，将视觉化为强大的洞察力

judy 在 周一, 11/08/2021 - 14:35 提交

Vitis™ 视频分析 SDK 旨在 Xilinx 目标平台或您自己的平台上构建和部署支持人工智能功能的智能视频分析解决方案的完整软件堆栈。

BittWare的Loopback应用说明和实例介绍

judy 在 周一, 11/08/2021 - 11:19 提交

BittWare的Loopback例子演示了几件事。如何在设计中充分使用赛灵思CMAC。这包括根据DAC电缆长度设置Serdes传输预加重值。它还包括配置可选的AN/LT功能和处理从活动QSFP收发器接收的中断。

PYNQ在PS端进行图片缩放

judy 在 周一, 11/08/2021 - 10:10 提交

在完成PYNQ环境搭建后（zynq7035单板创建PYNQ镜像V2.6），本文介绍如何在PS端进行图片缩放。

Xilinx FPGA的DNA是什么？

judy 在 周一, 11/08/2021 - 09:47 提交

对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列以及之前FPGA的DNA有57bit，Ultrascale FPGA的DNA有96bit，Zynq Ultrascale+的FPGA有两个DNA，PL端一个，PS端也有一个。

喜讯！赛灵思Kria 自适应系统模块 SOM 产品组合获得“2021 全球电子成就奖年度处理器/DSP/FPGA(Processor/DSP/FPGA of the Year)”殊荣

judy 在 周五, 11/05/2021 - 15:51 提交

在全球电子工程领域知名媒体机构 ASPENCORE 主办的“2020 全球电子成就奖（World Electronics Achievement Awards）”上，赛灵思凭借 Kria 自适应系统模块 SOM 产品组合获得“2021 全球电子成就奖年度处理器/DSP/FPGA(Processor/DSP/FPGA of the Year)”殊荣。

Xilinx约束学习笔记（二）—— 定义时钟

joycha 在 周五, 11/05/2021 - 10:53 提交

为了获得最佳精度路径覆盖信息，必须正确定义时钟。

时钟要定义在时钟树的根 pin 或 port 上，称为 source point。
时钟的边缘应该由周期和波形进行组合描述。
周期使用纳秒做为单位进行定义。它对应于波形重复的时间。

BittWare的StreamSurge 100G网络实例介绍

judy 在 周五, 11/05/2021 - 10:03 提交

BittWare提供StreamSurge，这是一个用于BittWare的XUP-P3R加速卡的100G网络负载测试应用。StreamSurge作为预编译的比特流免费提供给XUP-P3R用户，使该卡成为一个简单的网络测试解决方案，只需支付硬件成本。