每日头条

面向 Versal ACAP的 SmartLynq+ 模块:秒级迭代,最大化生产力

SmartLynq+ 模块的构建旨在满足高速调试和跟踪需求,主要面向使用 Versal™ 平台的开发者。与以前的赛灵思调试产品相比,SmartLynq + 模块通过 HSDP 可将 Linux下载时间最多提高28倍,并将数据捕获速度提高100倍。

花落谁家|首届自适应计算挑战赛优胜者产生!

前不久,赛灵思联手 Hackster.io 举办首届赛灵思自适应计算挑战赛,号召独立开发者利用 Vitis 统一软件平台和 Vitis AI 在选定的赛灵思硬件平台上开发新应用,以创新方法解决现实问题。在来自全球的 70 多个独创项目中,评委为每个类别甄选出三个冠军项目,分别获得高达 10,000 美元的奖金奖励。

【下载】Beamforming在AI引擎上的实现

多输入多输出(MIMO)技术已被许多无线系统采用,以利用信道的空间多样性。本应用说明展示了在Xilinx® Versal™ AI Core器件的AI Engine阵列上高效实现波束成形功能。

Xilinx 推出 Versal 评估套件

配备业界首个自适应计算加速平台(ACAP)的 Xilinx Versal AI Core 系列 VCK190 评估套件和 Versal Prime 系列 VMK180 评估套件现已推出。

性能提升100 多倍!—— Xilinx Versal 评估套件上市, 助力开发者阔步迈入解锁ACAP功能的高速路

装备业界首个自适应计算加速平台(ACAP)的赛灵思 Versal AI Core 系列 VCK190评估套件 和 Versal Prime 系列 VMK180 Prime 评估套件,现已上市!VCK190 是赛灵思首款 Versal™ AI Core 系列评估套件,可帮助设计者使用 AI 和 DSP 引擎开发解决方案,与当前服务器级 CPU 相比,该解决方案可将计算性能提升 100 多倍!

Unroll & Pipeline | 细粒度并行优化的完美循环

HLS 优化设计的最关键指令有两个:一个是流水线 (pipeline) 指令,一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性,提升吞吐量,降低延迟但是需要遵循一定的代码风格。

Versal ACAP 设计指南

本文档旨在提供 Versal™ ACAP 硬件功能以及创建或移植设计时的块级注意事项的概述,并提供有关设计创建、仿真与调试的方法建议以及有关设计流程、启动和配置的建议。

高层次综合技术原理浅析

说起高层次综合技术(High-level synthesis)的概念,现在有很多初学者简单地把它理解为可以自动把c/c++之类地高级语言直接转换成底层硬件描述语言(RTL)的技术。其实更准确的表述是:由更高抽象度的行为描述生产电路的技术。

机密无需私藏:Xilinx 为何要加入保密计算联盟?

赛灵思近期宣布加入了保密计算联盟( CCC ),致力于帮助驱动将保密计算扩展至加速器和 SmartNIC 的工作。在深入挖掘赛灵思为何加入该联盟之前,也许我们应该解释一下什么是保密计算,以及保密计算联盟有哪些成员公司。

广岛大学:如何运用赛灵思 Alveo 加速器卡加速基于 AI 的医疗诊断

广岛大学采用赛灵思 Alveo U250 加速器卡,加速了基于图像且以机器学习推断为特性的癌症诊断解决方案。让我们看看他们是怎么做的吧。