Xilinx 7系列FPGA架构之SelectIO结构（一）
judy 在 周四, 07/07/2022 - 10:16 提交
本节我们介绍以下知识点：SelectIO资源概述及结构，SelectIO管脚通用设计指导。
7系列FPGA
关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题
judy 在 周五, 07/01/2022 - 11:15 提交
我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答
从底层结构开始学习FPGA----Xilinx 7 系列 FPGA 的逻辑优势
judy 在 周五, 06/10/2022 - 14:59 提交
这篇文章主要是通过介绍7系列与之前产品的对比，来展示7系列产品的基本逻辑单元的优点。
FPGA时钟篇(三) MRCC和SRCC的区别
judy 在 周一, 04/18/2022 - 09:42 提交
我们前面的两篇文章讲了7系列的时钟结构和clock region内部具体组成，这篇文章我们来讨论下MRCC和SRCC的区别。
FPGA时钟篇(二) 7系列clock region详解
judy 在 周四, 04/07/2022 - 09:48 提交
上一篇文章我们讲到7系列FPGA的时钟结构，这篇文章我们来看下clock region内部都有哪些东西？
FPGA时钟篇(一) 7系列的时钟结构
judy 在 周三, 04/06/2022 - 09:52 提交
从本篇文章开始，我们来介绍下Xilinx FPGA的时钟结构、资源、用法，首先从7系列的FPGA开始，因为7系列的FPGA结构跟前面的有很大不同，而且前面那些FPGA用的也越来越少了。
Xilinx 7系列FPGA的零件编号信息详解
judy 在 周三, 02/23/2022 - 16:57 提交
下是来自Xilinx的Spartan-7 2、Artix-7、Kintex-7 1和Virtex-7系列FPGA的零件编号信息，该信息有助于订购正确的零件。
7 系列 FPGA GTX/GTH/GTP 收发器 - 参考时钟相位噪声掩码
judy 在 周四, 02/17/2022 - 11:56 提交
提供给7系列FPGA收发器中PLL的参考时钟的质量可以极大地影响发送抖动和接收抖动容限的性能。参考时钟的抖动或相位噪声在决定这种性能方面起着重要作用--相位噪声是首选的规范方法
Xilinx FPGA加密方案
judy 在 周一, 01/17/2022 - 16:11 提交
Xilinx 7系列采用的是AES-CBC块加密的模式，而UltraScale & UltraScale+采用的是AES-GCM流加密模式，效率更高且自带GMAC信息校验码，用以校验密文完整性。加密方式及操作上大同小异，本文仅介绍7系列和Zynq-7000裸机打包bin文件的加密方法。
Xilinx 7系列FPGA上实现DP1.4
judy 在 周五, 12/31/2021 - 10:39 提交
在Xilinx的DisplayPort 1.4 IP的文档中，提到支持的器件为Ultrascale/Ultrascale+/Versal系列，但很多的客户基于成本的考量希望能在7系列的器件中实现DP1.4。