FPGA的虚拟时钟如何使用？
在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟，但文中对虚拟时钟的应用介绍的还不够详细，因此这里我们再对虚拟时钟做一个更加细致的介绍。
FPGA
进入IP Core的时钟，都不需要再手动添加约束么？
对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。
使用Jtag Master 调试FPGA程序
对FPGA进行上板调试时，使用最多的是SignalTap，但SignalTap主要用来抓取信号时序，当需要发送信号到FPGA时，Jtag Master可以发挥很好的作用，可以通过Jtag Master对FPGA进行读写测试
【教程】Xilinx FPGA里面的AXI DMA IP核的简单用法（以读写Floating-point IP核数据为例）
本文以浮点数Floating-point IP核将定点数转换为浮点数为例，详细讲解AXI DMA IP核的使用方法。
false path和asynchronous的区别
在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。
Xilinx FPGA的DNA是什么？
对于Xilinx的FPGA，每一片都有一个专门的ID，就像我们的身份证号一样，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列以及之前FPGA的DNA有57bit，Ultrascale FPGA的DNA有96bit，Zynq Ultrascale+的FPGA有两个DNA，PL端一个，PS端也有一个。
FPGA调用浮点数IP核实现浮点运算、以及CORDIC核计算三角函数，连续进行多次运算的时序
单片机的硬件串口，发送和接收完毕都有相应的标志位，例如TC（发送完成）和RXNE（接收完成）位。FPGA则不同，FPGA采用的是AXI4-Stream协议，数据送入IP核后，经过固定数量的时钟周期后，就得到运算结果，没有任何标志位表明运算完成。