Xilinx FPGA器件内部有专用的硬件资源，支持大量设计时钟的使用。通常板子上有一个外部组件（如有源晶振）产生时钟信号，通过输入端口进入器件内部。外部时钟可以通过MMCM、PLL、BUFR等特殊原语生成其它时钟，也可以由LUT、寄存器等常规单元进行转换（通常称作门控时钟）。本文将讲述如何根据应用情况定义时钟
利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束，给出一些缺少的时序约束的建议。时序约束向导的前11页按照3个目录给出不同种类的时序约束，下表给出一个大致介绍
设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题
其实生成.mcs文件非常简单，但是只是对有经验的设计者而言。对于新手，生成一个.MCS文件可能就会遇到各种各样的问题。下面就简单的介绍一下如何生成.MCS文件。
这里介绍两种种方法。第一种是使用GUI，也就是用鼠标点来点去就可以。另外一种就是用tcl命令
复杂的电路设计通常使用自顶向下的设计方法，设计过程中的不同阶段需要不同的设计规格。比如架构设计阶段，需要模块框图或算法状态机（ASM）图表这方面的设计说明。一个框图或算法的实现与寄存器（reg）和连线（wire）息息相关。Verilog便具有将ASM图表和电路框图用计算机语言表达的能力，本文将讲述Vivado综合支持的Verilog硬件描述语言
Vivado综合可以理解多种多样的RAM编写方式，将其映射到分布式RAM或块RAM中。两种实现方法在向RAM写入数据时都是采取同步方式，区别在于从RAM读取数据时，分布式RAM采用异步方式，块RAM采用同步方式。使用RAM_STYLE属性可以强制规定使用哪种方法实现RAM。
Vivado BOOT.bin 文件生成
在Vivado中进行HDL代码设计，不仅需要描述数字逻辑电路中的常用功能，还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言有三种
本文将介绍Vivado提供的块级综合流程（Block Synthesis Flow），允许设计者将某些全局设置和策略应用于特定的层次结构中，且可以与设计中的其它模块不同。
Vivado综合工具支持直接在RTL文件或XDC文件中设置综合属性。如果Vivado识别出设置的属性，会创建与之相关的逻辑电路；如果不能识别设置的属性，会将该属性和值存放在生成的网表中。因为某些属性，比如LOC约束适用于布线过程，因此必须保留该属性配置情况