技术 | FPGA 开发圈

Zynq UltraScale +系列之“USB接口设计”

本文主要介绍Zynq UltraScale + MPSoC系列芯片的USB3.0/2.0接口硬件设计。

2019-01-02 | USB接口设计

无线工程师适用的FPGA系列：立即连接FPGA算法至I/O

无线工程师经常希望使用无线信号实现从概念到原型。诸如USRP（通用软件无线电外设）设备的软件无线电（SDR）提供了满足该需求的灵活解决方案

2018-12-29 | FPGA算法, LabVIEW, 无线工程师, 每日头条

推开Zynq-7000的大门

在2010年4月硅谷举行的嵌入式系统大会上，赛灵思发布了可扩展处理平台的架构详情，这款基于无处不在的ARM处理器的SoC可满足复杂嵌入式系统的高性能、低功耗和多核处理能力要求

2018-12-29 | Zynq-7000

Vivado时序仿真波形的保存与读取

如何存储关键数据的方法，属于规模测试验证的手段，但对于Verilog的调试过程还不够直观，因为无法确切地了解Verilog代码仿真中各个关联信号是如何作用的。Verilog的确可以像C/C++一样启动调试模式，针对每行代码进行调试。但请注意，由于Verilog是并行执行的，而仿真是采用delta时间逐步并行推进的，采用代码调试较为困难，所以常常需要存储全部或部分仿真数据，这就是波形文件。... 阅读详情

2018-12-29 | Vivado, 时序仿真

PCIx系列之“PCIe总线AC耦合及信号调整”

本篇主要介绍PCIe总线的AC耦合电容、总线的去加重等高速信号调整技术。

2018-12-27 | AC耦合电容, PCIe总线

Vivado 2018.2.x 及更早版本的设计咨询——生成的、引用错误主时钟的时钟会导致不正确的时钟偏移

本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。

2018-12-27 | Vivado-2018.3

面向FPGA的DSR路由表项设计与实现方法

本文为在FPGA中支持DSR协议的路由表项管理功能，设计一种基于有限状态机[8]的实现方法。本文的设计中，状态机包含一个初始状态和3个功能状态。有限状态机的3个功能状态一起联合实现路由存储、路由查找、路由删除的功能。有限状态机使得硬件代码符合时序电路的风格

2018-12-27 | AdHoc网络, FPGA, 路由表项

PCIx系列之“PCIe总线复位”

篇主要介绍PCIe总线的复位方式。

2018-12-25 | PCIe总线, 复位

Xilinx PYNQ PS与PL的接口说明

Zynq在PS和PL之间有9个AXI接口。在PL方面，有4x AXI Master HP（高性能）端口，2x AXI GP（通用）端口，2x AXI Slave GP端口和1x AXI Master ACP端口。 PS中还有连接到PL的GPIO控制器

2018-12-24 | PYNQ

PCIx系列之“PCIe总线电源管理”

本片主要介绍PCIe总线的电源管理，主要包括不同板卡的功耗、板卡的能耗等级等。

2018-12-24 | PCIe总线, 电源管理

如何使用高速数据转换器实现灵活的射频采样架构

多年来，数字收发机被应用在多种类型的应用中，包括地面蜂窝网络、卫星通信和基于雷达的监视、地球观测和监控。它们的性能直接影响新的5G移动网络的效率和系统成本。在讨论最新一代的高速数据转换器如何实现这些优势之前，让我们先看一看两种不同的收发机系统的架构。

2018-12-21 | 高速数据转换器

PCIx系列之“PCIe总线信号介绍”

本篇主要介绍PCIe总线相关的信号

2018-12-20 | PCIe总线

PYNQ上手笔记（6）——HDL设计IP核

用HDL语言+Vivado创建一个挂载在AXI总线上的自定义IP核

2018-12-19 | HDL, PYNQ, PYNQ-Z2

Zynq UltraScale +系列之“DDR4接口设计”

本篇主要针对Zynq UltraScale + MPSoC的DDR接口，从硬件设计的角度进行详细介绍，最后展示一下小编之前自己设计的基于ZU+的外挂8颗DDR4的设计

2018-12-19 | DDR4

【教程】：使用 InTime 在 Plunify Cloud 优化 FPGA 设计

本教程旨在指导用户通过 Plunify Cloud 的云服务器，来使用 InTime 软件优化 FPGA 设计

2018-12-18 | FPGA, InTime, Plunify-Cloud

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。