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技术
Xilinx ZYNQ 7000+Vivado2015.2系列(一)——流水灯(纯PL)
作者: ChuanjieZhu 前言: 学习Xilinx的ZYNQ 7000系列,用的板子是zc702(注意不是zedboard),SOC型号是xc7z020。虽然设计思路一样,但不同的套件引脚和io标准是有区别的,zc702评估板的的外观图如下,可以对照下自己的板子: 作为入门体验,本设计实现的功能是控制8个流水灯,循环闪烁,每隔1s移位一个。我们用到的部分是SoC和user LEDs。...
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2018-09-18 |
Vivado2015.2
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Zynq-7000
MPSOC之2——ubuntu环境配置及petalinux安装
MPSOC的linux开发需要使用petalinux,选择Ubuntu操作系统。 1.Ubuntu 1.1. Ubuntu安装 版本16.04.03 vmare版本:12.0 安装时注意选择“稍后安装”,否则是阉割版。另外,有个界面显示“删除整个磁盘”指的是虚拟机的磁盘,不会删除host上的内容,可以放心。 剩下就是一路next了,比较简单。 1.2. Vmware...
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2018-09-18 |
MPSoC
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Petalinux
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Ubuntu
Python开发,请避开这些坑!
相比于其他语言,Python的语法比较简单易学,但一旦不注意细节,刚入门的新手很容易就会掉进语法错误的坑里。 1. 忘记写冒号 在 if、elif、else、for、while、class、def 语句后面忘记添加“:” if spam == 42 print('Hello!') 2. 误用 “=” 做等值比较 “=”是给变量赋值,“==”才是判断两个值是否相等: score = 60...
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2018-09-17 |
python
高速FPGA的PCB设计技术
如果高速PCB设计能够像连接原理图节点那样简单,以及像在计算机显示器上所看到的那样优美的话,那将是一件多么美好的事情。然而,除非设计师初入PCB设计,或者是极度的幸运,实际的PCB设计通常不像他们所从事的电路设计那样轻松。在设计最终能够正常工作、有人对性能作出肯定之前,PCB设计师都面临着许多新的挑战。这正是目前高速PCB设计的现状--设计规则和设计指南不断发展,如果幸运的话,...
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2018-09-17 |
FPGA
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PCB设计
基于FPGA的块存储器资源功能验证及实现
作者:罗 军,范剑峰,吕宏峰,王小强,罗宏伟,2018年电子技术应用第9期 摘要: 可编程逻辑阵列由于具备片内资源丰富、灵活、可重构等特点在数字信号处理、硬件加速及芯片原型验证中具有广泛的应用。块存储器作为可编程逻辑阵列中的重要片内资源,具备高速及大容量的特点。为了解决高速块存储资源功能验证时序约束要求高等不足,设计了采用跨时钟域的高速块存储器资源功能验证方法,...
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2018-09-14 |
功能验证
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可编程逻辑阵列
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块存储器资源
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高速
MPSOC之1——overview、开发板、工具
1.MPSOC overview MPSOC是xilinx公司推出的新一代集成SOC,比ZYNQ厉害了一个等级。 熟悉一个芯片,不能一头扎进详细的数据手册,应该从overview开始大概了解,然后浏览user manual的前几章,具体外设用时细读。 文档:ds891-zynq-ultrascale-plus-overview.pdf 与ZYNQ相比,最明显的变化是集成 4CORE A53...
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2018-09-14 |
MPSoC
采用Vivado 配置xilinx GTX的SATA设计
从Vivado开始,配置GTX的时候,多了一个SATA协议支持,但有些小地方还需要自己另外设置。整理了一下,分享给大家。 首先打开Transceivers wizard: 打开页签,线速率和参考时钟选择,在协议里面选择SATA2或者SATA3,设置参考时钟。 选择编码和时钟设置,设置外部数据宽度为32位,内部40bit,8B/10B编码,使能收发缓存,全部使用发送时钟。
2018-09-14 |
GTX
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Vivado
Vivado使用技巧(16)——SSN转换噪声分析
SSN概述 SSN(Simultaneously Switching Noise)分析可以估计I/O Bank中管脚在同时转换输出状态时对其它输出端口造成的干扰。这是一个常见的问题,许多总线有大量的位宽,当总线数据有多位同时变化时,很容易在其它I/O上产生噪声。比如数字电路设计中倾向于使用格雷码编码,正是因为两个相邻的数字用格雷码表示时只有1bit的差异,使得同时转换噪声最小。 SSN分析会将I...
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2018-09-14 |
SSN
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Vivado
Zynq-7000 rgb2ycbcr IP的创建与使用
作者:OpenSLee 1 背景知识 IP(Intellectual Property)在嵌入式FPGA设计中,指的是某些设计好的模块,分为软件模块和硬件模块。这些模块,一般都是已经测试好,所有功能完善的,由一些用户自己设计的。有些模块是免费的,也有收费的模块。所有用户都可以将这些IP核(IP Core)导入到自己的工程中,同样,所有用户也都可以定制自己的IP核。...
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2018-09-13 |
IP核
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Zynq-7000
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Zynq
Zynq mio总结
Zynq的IO包括对外连接的GPIO和内部PS与PL通信的AXIO。其中对外的GPIO又分为两种:MIO和EMIO。MIO直连到PS;EMIO则是PS扩展到PL,从PL接出的IO。所以MIO不需要管脚约束,而EMIO需要管脚约束。 1.MIO寄存器 上图为MIO内部构造,对MIO操作即是对以下寄存器进行配置: DATA_RO: 此寄存器使软件能观察 PIN 脚情况,当 GPIO...
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2018-09-12 |
MIO寄存器
学会System Generator(17)——转置型FIR滤波器设计
本文是该系列的第17篇。上一篇介绍了使用低层次封装的block搭建直接型FIR滤波器结构的方法,对设计进行时序分析,并将设计流水线化来提高系统的工作频率。转置型FIR滤波器是一种由直接型FIR滤波器变换而来的结构,在几乎相同的结构下有着更好的性能,本文将对此做介绍。 转置型FIR滤波器 滤波器结构框图如下: 直接型FIR滤波器是对输入数据做寄存,这样当设计没有采用流水线时,...
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2018-09-12 |
FIR滤波器
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System Generator
在嵌入式视觉应用中,MIPI CSI-2接口是理想之选吗?
近年来,市面上已涌现出越来越多的嵌入式视觉应用,它们是由嵌入式计算板和相机模块组成的系统。与其他系统相比,这类系统能以更经济、更有效的方式管理视觉任务。 相机接口在上述嵌入式视觉系统的设置中扮演着关键作用,因为它承担着将相机模块与主机连接在一起的重任。 即插即用的USB 3.0、LVDS(Low Voltage Differential Signaling,低电压差分信号)...
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2018-09-11 |
CSI-2
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MIPI
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嵌入式视觉
Zynq-7000电子相册的实现
作者:OpenSLee 1 背景知识 电子相册的实现就是通过按键来改变显示器的图片轮换。本节将通过ps端的按键来控制ARM选择不同的图片通过HDMI输出到显示屏。 1.1 AXI_VDMA的介绍 Xilinx的AXI VDMA(Video Direct Memory Access)核是个软核。它提供了高带宽的直接内存存取在内存和支持AXI4-Stream video的目标互联。...
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2018-09-11 |
Zynq-7000
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电子相册
嵌入式视觉中的处理平台概念
引言 什么叫做“嵌入式视觉”? 嵌入式视觉=小型处理板 + 小型相机模块 在嵌入式视觉领域中,处理器有许多分类,SoC, SoM,SBC,FCD分别是什么?他们之间有什么区别和联系?通过本文,您可以有个系统的归纳和了解。 片上系统(SoC) 片上系统(SoC)是嵌入式架构的核心,是实际成像处理的所在点。很多场合里,人们将专业术语“SoC”通俗地等同于“处理器”。然而实际上,SoC包含的不止这些...
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2018-09-10 |
嵌入式视觉
Vivado使用技巧(15)——DRC设计规则检查
在I/O和时钟规划之后,需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径:DRCs用来检查设计违反规则情况;SSN分析用来估计转换噪声等级。本文将介绍DRCs,本系列第16篇介绍了SSN分析。 运行DRCs DRCs可以说是管脚规划中最严苛的一个步骤,DRCs会使用一套设计检查项(通常称作rule deck),来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/...
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2018-09-10 |
DRC
,
Vivado
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