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定义I/O Ports信息 每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种： 1. RTL工程：完成了RTL设计后，打开一个设计（如综合后设计）并换到I/O Planning View Layout，Vivado会自动从设计中读取I/O端口导入到I/O Ports窗口中，进行后续设置。 2... 阅读详情

作者：Keith Szolusha 和 Kyle Lawrence 机器视觉系统使用非常短的强光闪烁来产生用于各种数据处理应用的高速图像。例如，快速移动的传送带通过机器视觉系统进行快速标签和缺陷检测。红外和激光LED闪光灯常用于近程和运动检测机器视觉。安全系统发出高速、难以察觉的LED闪光灯来检测运动，捕获和存储安全影像。 所有这些系统都存在的一个挑战，即产生非常高的电流和短时间（微秒）... 阅读详情

作者：OpenS_Lee 1 概述 Vivado HLS 是 Xilinx 提供的一个工具，是 Vivado Design Suite 的一部分，能把基于 C 的设计 （C、C++ 或 SystemC）转换成在 Xilinx 全可编程芯片上实现用的 RTL 设计文件 （VHDL/Verilog 或 SystemC）。 1.1 vivado hls 的设计流程 图1 vivado... 阅读详情

DCI与内部参考电压 Xilinx FPGA提供了DCI（Digitally Controlled Impedance）技术，包括两个功能：（1）.控制驱动器的输出阻抗；（2）.为驱动器或发送器添加一个并行端接，在传输线上得到精确的特征阻抗匹配，以提高信号完整性。DCI会主动调整I/O bank内的阻抗，以调整放在VRN和VRP管脚之间的外部精准参考电阻，这样可以补偿由于工艺变化、... 阅读详情

zynq AXI是很重要的内容，本篇仅是简单的介绍。大量参考了其他书籍。 AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。 1.AXI总线 ZYNQ有三种AXI总线： （1）AXI4：（For high-performance memory-... 阅读详情

DDR3：使用流程 一. 配置过程 1>首先找到IP核 2>选择兼容的片子，这个ddr兼容K7系列的三个片子 3>选择ddr3 4>配置工作时钟部分 配置时钟前我们先了解一下ddr3的ip核的时钟关系,如下图，共三个时钟。Ip核心的工作时钟和参考时钟，必须直接连在电路板上，不可由IP核分频得到。