技术 | FPGA 开发圈

Zynq-7000 PL端HDMI的显示控制

作者：OpenSLee 1 背景知识 HDMI（High Definition Multimedia Interface）是高清晰多媒体接口线的缩写，能高品质地传输未经压缩的高清视频和多声道音频数据，最高数据传输速度为5Gbps。同时无需在信号传送前进行数/模或者模/数转换，可以保证最高质量的影音信号传送。 HDMI线支持5Gbps的数据传输率，最远可传输30米，... 阅读详情

2018-09-07 | HDMI, Zynq-7000

作者：德州仪器 Atul Patel 大家许多人可能都与“低语者”有过交谈—低语者是指说话声音超低几乎让人听不明白的人。与低语者交谈往往会导致沟通错误且混杂各种信号，这种场景在上世纪90年代知名情景喜剧《低语者》中体现得淋漓尽致。那么，低语者与电子系统及其设计有何关系呢？现代电子信号链已开始更多地采用在较低电压节点运行的集成电路（IC）。Sub-1V器件，如大型微处理器、现场可编程门阵列... 阅读详情

2018-09-07 | SN74AXC8T245, 电压转换器

基于 Speedgoat 系统验证 FPGA 算法

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它作为专用集成电路（ASIC）领域中的一种半定制电路而出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。主要用于信号处理及各类高速模拟仿真。以PWM信号的捕获为例，说明FPGA与CPU（不考虑芯片专用外设）在处理上的差异。当CPU通过GPIO对PWM信号采样时，... 阅读详情

2018-09-06 | FPGA算法, Speedgoat

H.264三种码率控制方法(CBR, VBR, CVBR)

CBR（Constant Bit Rate）是以恒定比特率方式进行编码，有Motion发生时，由于码率恒定，只能通过增大QP来减少码字大小，图像质量变差，当场景静止时，图像质量又变好，因此图像质量不稳定。这种算法优先考虑码率(带宽)。这个算法也算是码率控制最难的算法了，因为无法确定何时有motion发生，假设在码率统计窗口的最后一帧发生motion，就会导致该帧size变大，... 阅读详情

2018-09-06 | CBR, CVBR, H.264, VBR

Python实现TFTP

一、TFTP协议简单介绍 1、定义 TFTP（Trivial File Transfer Protocol)：简单文件传输协议）。 TFTP是TCP/IP协议族中的一个用来在客户端与服务器之间进行简单文件传输的协议，传输不复杂、开销不大的文件。端口号固定为69。 TFTP是一个传输文件的简单协议，它基于UDP协议而实现。 2、特点简单、占用资源少、基于UDP实现、端口号为69、... 阅读详情

2018-09-05 | python, TFTP

CNN在ZYNQ上的实现

ZYNQ简介 ZYNQ系列是Xilinx推出的高端嵌入式SoC，其在片上集成了ARM处理器和FPGA。ZYNQ与传统的嵌入式CPU相比，具有强大的并行处理能力。开发人员利用FPGA强大的并行处理能力，不仅可以解决多种不同信号处理应用中的大量数据处理问题，而且还能通过加入更多外设来扩展处理系统的功能。ZYNQ通过引入最新的高速AXI-4总线，可轻松实现外设的扩展与高速互访。 ZYNQ... 阅读详情

2018-09-05 | CNN, Zynq

告别选择困难症——区分FPGA与CPLD

如何区分CPLD或FPGA和哪一个更适合自己？这是一个老生常谈的问题，尤其是学生和初学者。如果您也在这个问题上很迷茫，那么就请听小编为您区分FPGA与CPLD。 CPLD 我们先来看看CPLD，在此以Xilinx CoolRunner-II为例。下图是Xilinx CoolRunner-II的架构图。现在小编为您解释一下上图的内容。 1.该CPLD具有从“功能块1”到“功能块n”... 阅读详情

2018-09-04 | CPLD, FPGA, 今日头条

基于Vivado HLS的帧差图像实现

作者：晨，来源：FPGA开源工作室 1. 帧差法原理帧差法的实现非常简单：如图可见，由目标运动引起的运动变化区域包括运动目标在前后两帧中的共同位置(图中黑色区域)、在当前帧中新显露出的背景区域和新覆盖的背景区域三部分。数学原理： 2.vivado HLS实现 Vivado HSL是xilinx公司推出的高层次综合工具，使用C/C++就能实现传统的verilog语言进行的开发，... 阅读详情

2018-09-04 | Vivado HLS, 帧差法

PCIe学习（三）——PCIe DMA关键模块分析之二

简介这是学习PCIe DMA传输的第二篇博客，在前一篇中叙述了PCIe DMA传输的部分基础知识，并且较为详细的分析了接收引擎的各个状态，这里接着分析第二个关键模块：发送引擎（BMD_64_TX_ENGINE.v）。软件：VIVADO2017.4 第一步：模块功能分析在分析发送引擎的具体操作之前，需要多这个模块实现的功能进行简单的分析。... 阅读详情

2018-09-04 | PCIe

学会System Generator（15）——三种数控振荡器设计方法

本文是该系列的第15篇。数字控制振荡器（NCO）是FPGA中常用的一个模块，在《FPGA数字信号处理系列》第一篇就对其做了相关介绍。System Generator中的block大致可以分为两类：高层次封装（面向系统级，如第2篇设计中用到的Digital FIR Filter）和低层次封装（面向底层，与FPGA资源的联系更直接）。本文将采用IIR滤波器、DDS、DDS Compile... 阅读详情

2018-09-04 | System Generator, 数字控制振荡器

Python的22个编程技巧，Pick一下？

1. 原地交换两个数字 Python 提供了一个直观的在一行代码中赋值与交换（变量值）的方法，请参见下面的示例： x,y= 10,20print(x,y)x,y= y,xprint(x,y)#1 (10, 20)#2 (20, 10) 赋值的右侧形成了一个新的元组，左侧立即解析（unpack）那个（未被引用的）元组到变量和。一旦赋值完成，新的元组变成了未被引用状态并且被标记为可被垃圾回收，... 阅读详情

2018-09-03 | python, 编程

FPGA驱动VGA显示静态图片

一、前言　　本文设计思想采用明德扬至简设计法。VGA是最常见的视频显示接口，时序也较为简单。本文从利用显示屏通过VGA方式显示测试图案及静态图片着手带大家接触图像显示应用，算是为后续VGA显示摄像头采集图像以及HDMI高清数字显示方式打个基础。二、VGA显示原理　　关于VGA的详细解释可查看参考文献1，这里主要讲解下根据VGA的分辨率计算时钟频率的方式。以本文使用到的1024*768@... 阅读详情

2018-09-03 | VGA

数字设计FPGA应用学习笔记

第一章 FPGA基础及电路设计 FPGA基础及电路设计包含两个方面的内容，一个是FPGA基础及7系列FPGA基本原理，另外就是FPGA电路设计，FPG广泛应用于军事、医疗、工业、通信等领域，下面是两款实验板： FPGA基础及7系列FPGA基本原理

2018-09-03 | FPGA, 数字设计

使用 MATLAB 和 Simulink 实现你的机器人创意

机器人技术研究人员和工程师可以使用 MATLAB 和 Simulink 设计和优化算法，为真实系统建立模型，并自动生成代码——所有过程均在一个软件环境下完成。 MATLAB 和 Simulink 可以实现：用您开发的算法连接并控制您的机器人开发与硬件无关的算法并连接到机器人操作系统（ROS）连接一系列传感器和执行机构，以便发送控制信号或分析多种类型的数据为嵌入式目标（如微控制器、FPGA... 阅读详情

2018-08-31 | Matlab, Simulink, 机器人

从Xilinx Kintex-7认识FPGA

作者：lee神，FPGA开源工作室 1. xilinx FPGA简介 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2018-08-31 | FPGA, Xilinx, Kintex-7

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer