技术 | FPGA 开发圈

使用 MATLAB 和 Simulink 实现你的机器人创意

机器人技术研究人员和工程师可以使用 MATLAB 和 Simulink 设计和优化算法，为真实系统建立模型，并自动生成代码——所有过程均在一个软件环境下完成。 MATLAB 和 Simulink 可以实现：用您开发的算法连接并控制您的机器人开发与硬件无关的算法并连接到机器人操作系统（ROS）连接一系列传感器和执行机构，以便发送控制信号或分析多种类型的数据为嵌入式目标（如微控制器、FPGA... 阅读详情

2018-08-31 | Matlab, Simulink, 机器人

从Xilinx Kintex-7认识FPGA

作者：lee神，FPGA开源工作室 1. xilinx FPGA简介 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2018-08-31 | FPGA, Xilinx, Kintex-7

学会System Generator（14）——不同溢出与量化方式的对比

本文是该系列的第14篇。第5篇中在介绍Gateway In block时谈到了System Generator中的数据类型，及不同的量化和溢出方式。本文将以两个简单的设计实例，更直观地说明不同的量化和溢出方式有什么区别。溢出（Overflow）方式对比从Simulink向System Generator的数据转换过程中可能会出现溢出（Simulink中的值超出了所设置数据格式能够表示的范围... 阅读详情

2018-08-31 | System Generator

利用 SoM 实现嵌入式微处理器/FPGA 组合设计和项目的快速运行

作者：Steve Leibson 很多嵌入式设计使用基于微处理器和微控制器的单板计算机 (SBC) 和系统级模块 (SoM)（例如，请参阅“使用 Raspberry Pi 3 构建低成本工业控制器”）。但是，更多嵌入式应用无法忍受与软件相关的响应时间所带来的延迟。这些应用需要只有定制硬件方可实现的额外性能，而开发定制硬件的最快捷方法就是使用 FPGA。本文将讨论使用 SoM... 阅读详情

2018-08-30 | TE0720, Zynq-7000, Zynq

Vivado,SDK怎么设置字体大小

vivado: 1,打开vivado,选择菜单栏里的Tools->options 2,选择options里的TextEditor->fonts SDK: 1,打开SDK，选择Window->Preferences

2018-08-30 | SDK, Vivado

PCIe学习（二）——PCIe DMA关键模块分析之一

简介经过一段时间的学习，这里将PCIe DMA模式的学习结果做一个总结，由于手里没有包含PCIe的板子，因此和学习PIO一样对DMA模式中的关键模块的代码进行逐条分析，希望对和我一样的初学者有所帮助。软件：VIVADO2017.4。第一步：PCIe DMA基础知识在上一篇博客 PCIe学习（一）中已经对PCIe的部分基础知识进行了陈述，这里就不再赘述。... 阅读详情

2018-08-30 | PCIe

Python字符串拼接六种方法介绍

1.加号第一种，有编程经验的人，估计都知道很多语言里面是用加号连接两个字符串，Python里面也是如此直接用“+”来连接两个字符串； print 'Python' + 'Tab' 结果： PythonTab 2.逗号第二种比较特殊，使用逗号连接两个字符串，如果两个字符串用“逗号”隔开，那么这两个字符串将被连接，但是，字符串之间会多出一个空格； print 'Python','Tab' 结果... 阅读详情

2018-08-29 | python

Vivado使用技巧（14）——IO规划方法详解

本系列第13篇简单介绍了使用RTL工程IO布局工程两种方法定义IO Ports。在I/O Planning View Layout中（IO布局工程中是Default Layout），显示了FPGA器件资源、封装管脚、I/O Ports等详细信息。设计者借助这些信息来完成I/O规划。创建单端/差分I/O Ports RTL工程会直接从RTL设计中获取I/O端口信息；IO布局工程可以从CSV/... 阅读详情

2018-08-29 | IO布局, Vivado

PCIe学习（一）：PCIe基础及生成PIO例程分析

简介学习PCIe有一段时间了，这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括 PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v ，希望对和我一样的初学者有所帮助。软件：VIVADO2017.4 第一步：PCIe基础知识... 阅读详情

2018-08-29 | PCIe

如何使用 HSI 为定制 IP 创建驱动程序？

本文主要介绍如何使用 HSI 工具来创建一个定制驱动程序，使 xparameters.h 文件驻留在 SDK 中。第 1 步：在 IP 打包器中创建 IP 在以下实例中创建一个简单的 AXI 从 IP 并连接至 MPSoC 器件：默认情况下，IP 打包器为 IP 生成一个简单的驱动程序，以便在硬件导出至 SDK 时，将该驱动程序打包在硬件平台中。

2018-08-28 | SDK

学会System Generator（13）——Vivado HLS调用C/C++代码

本文是该系列的第13篇。Vivado HLS是Xilinx FPGA开发套件中的一款软件，可以使用C/C++语言进行设计，并转换为RTL级模型。System Generator中的Vivado HLS block可以将HLS开发软件设计的C/C++代码整合到Simulink环境中，利用Simulink强大的仿真特性对设计进行仿真测试。 ug948中提供的官方例程为图像的中值滤波，... 阅读详情

2018-08-28 | System Generator, Vivado HLS

Zynq-7000 PS到PL端emio的使用

作者：OpensLee，FPGA开源工作室 1 背景知识上一节《Zynq-7000 ARM端MIO的使用》讲解了PS端MIO的使用，本节讲解ARM处理器通过emio(Extendable Multiuse I/O)控制PL端接口。如下图所示，ZYNQ-7000的GPIO分为两种（MIO,EMIO）。EMIO分布在Bank2和BANK3，共有64个引脚可以使用。如下图所示，... 阅读详情

2018-08-28 | Zynq-7000

解开电源模块降额曲线的奥秘

作者：作者：德州仪器 Chris Glaser 随着电子设备的尺寸越来越小，电源设计人员在设计电源时必须考虑热限值的问题。如果一个较小的电源无法在特定的应用环境（包括环境温度）下以高负载运行，那么它就等同于没有用处。降额曲线中就有一种常见的热限值，该热限值可以在大多数的电源模块数据表中看到。降额曲线能够显示在不同环境温度下可拉电流或功率的大小，同时仍然保持电源模块在其温度规格范围内（... 阅读详情

2018-08-28 | 电源管理, 降额曲线

调幅、调频、调相与 I/Q 调制有什么区别？

无线通信是现在应用最为广泛的通信技术之一，其核心是把要传输的数据调制在载波上发射出去，载波状态的变化承载了不同的信息。如下图所示，载波信号的状态变化可以分为幅度变化、频率变化以及相位变化，因此对应的就有AM（Amplitude Modulation）或ASK（Amplitude Shift Keying）调制、FM（Frequency Modulation）或FSK（Frequency... 阅读详情

2018-08-28 | 无线通信

满足自驾车应用　嵌入式视觉诉求三低要素

作者：卢佳柔，新通讯 2018 年 9 月号 211 期《行家出手》自驾车商机诱人，驱动传统车厂与物联网厂商跨界抢进，更加速人工智能(AI)、先进驾驶辅助系统(ADAS)发展愈趋白热化。而嵌入式视觉也搭上AI与ADAS发展的顺风车，成为实现自驾车发展不可或缺的关键技术，为了要满足嵌入式视觉技术的灵活度，低延迟、低功耗与低成本的要素缺一不可。赛灵思(Xilinx)... 阅读详情

2018-08-27 | ADAS, 嵌入式视觉, 自动驾驶

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer