技术 | FPGA 开发圈

汽车雷达传感器和拥挤不堪的无线电频谱：城市电子战场？

作者：Sefa Tanis 随着汽车雷达越来越普及，城市环境中拥挤不堪的射频频谱将变成一个电子战场。雷达将面临无意或有意干扰的组合式攻击，设计人员必须像在电子战(EW)中一样实施反干扰技术。汽车雷达通常会遭受拒绝式或欺骗式干扰。拒绝式干扰会致盲受害车辆雷达。这种技术会降低信噪比，导致目标检测的概率降低。另一方面，欺骗式干扰会让受害车辆雷达"认为"存在虚假目标。受害车辆雷达失去追踪真实目标的能力... 阅读详情

2018-08-16 | 5G毫米波, 汽车雷达

Xilinx SDK 初学之——API函数笔记(GPIO函数)

初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。 xgpio函数 1、int XGpio_Initialize(XGpio * InstancePtr, u16 DeviceId)

2018-08-16 | GPIO函数, SDK

用于汽车ADAS应用的以太网时间敏感网络

作者：John Swanson，Synopsys公司高级产品营销经理汽车电子系统的新时代已经减少了事故和死亡事件。进一步改进用于安全关键型汽车应用的先进驾驶辅助系统（ADAS）将是下一个浪潮，这需要大量的数据传输和后续处理。系统正变得越来越复杂，因为它们把来自紧急制动、碰撞避免、车道偏离警告、完全自动驾驶等方面的ADAS应用结合到了一起，使得预测延时和带宽保证越来越重要。例如，... 阅读详情

2018-08-15 | ADAS, 以太网, 时间敏感网络

学会System Generator（11）——Black Box调用HDL代码

本文是该系列的第11篇。从前面的设计中可以看出，System Generator最适合的是完成DSP系统的设计，可以大大提高设计效率，而其它设计任务通常仍需要使用HDL模型来设计。但是System Generator提供了一个特性：可以通过black box这个block将其它HDL文件以黑盒的形式封装到System Generator设计中，在仿真时使用Simulink+Vivado... 阅读详情

2018-08-15 | System Generator

JTAG各类接口针脚定义及含义

JTAG有10pin的、14pin的和20pin的，尽管引脚数和引脚的排列顺序不同，但是其中有一些引脚是一样的，各个引脚的定义如下。一、引脚定义 Test Clock Input (TCK) -----强制要求1 TCK在IEEE1149.1标准里是强制要求的。TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。 Test Mode... 阅读详情

2018-08-15 | JTAG

锁相环(PLL)基本原理

作者：Ian Collins 摘要：锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。本文将参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。本文参考ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(... 阅读详情

2018-08-14 | ADI, PLL电路, 锁相环

静态时序分析初步认识

静态时序分析是学习FPGA必须学习的一个知识点，通过一段时间的学习，先将自己所学到的一点静态时序分析的基础稍作总结。这是一张再熟悉不过的图形，以及两个基础公式 Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew (1) Tcko+Tlogic+Tnet>Thold+Tclk_skew... 阅读详情

2018-08-14 | 静态时序

卷积神经网络的最佳解释

CNN由由可学习权重和偏置的神经元组成。每个神经元接收多个输入，对它们进行加权求和，将其传递给一个激活函数并用一个输出作为响应。整个网络有一个损失函数，在神经网络开发过程中的技巧和窍门仍然适用于CNN。很简单，对吧？那么，卷积神经网络与神经网络有什么不同呢？和神经网络输入不同，这里的输入是一个多通道图像（在这种情况下是3通道，如RGB）。在我们深入之前，让我们先了解一下卷积的含义... 阅读详情

2018-08-14 | 卷积神经网络

关于Xilinx FPGA FFT IP核的学习笔记

最近在做载波同步锁相环的时候，需要用到FFT核对AD采样数据进行傅里叶变换，以得到锁相环中NCO的初始频率控制字。关于FFT蝶形算法，包括高版本的FFT核（带AXI4协议）在这先不阐述了。本文主要是记录7.1版本的FFT核学习仿真记录，把摸索过程中遇到一些问题和解决方法都记录下来，方便以后借鉴和使用。首先是IP核的配置：配置的第一页主要是通道数量设置，转换点数设置，目标时钟速率设置，... 阅读详情

2018-08-14 | FFT

关于zynq debug进入main函数或汇编函数的小技巧

相信很多朋友在调试ZYNQ的时候也遇到过这个问题，在SDK模式先DEBUG电路板的时候，执行完debug后，分布运行有时候进入C语言的main函数，有时候进入编译后的汇编main函数。对于我这种汇编小白，C函数显得更容易理解，也方便调试。下面解释一下为什么会出现这两种现象，完全是因为我们操作的原因，因而完全可以避免。在调试界面选择调试文件的时候，... 阅读详情

2018-08-13 | main函数, 汇编函数

Xilinx System Generator模块中各个常见选项的含义

1. Precision：仿真计算时可按任意精度定点数进行，Full Precision，提供足够的精度；User defined Percision，由开发人员定义位数和小数位。（FPGA上运行的是浮点型？） 2. Aritchmetic Type：可以定义无符号或带符号位（二进制补码）作为输出类型。 3. Number of bits：定义定点数的数据格式：位数，... 阅读详情

2018-08-13 | System Generator

学会System Generator（10）——支持的MATLAB语法

本文是该系列的第10篇，上一篇介绍了在System Generator设计中使用MCode模块调用MATLAB代码来完成逻辑控制。本文将介绍System Generator支持的所有MATLAB语法。限于篇幅，本文只记录了经常用到或相对重要的内容，更详细的信息可以参考xilinx官方文档ug958->第一章->MCode小节。 MCode block特性... 阅读详情

2018-08-13 | Matlab, System Generator

Zynq平台移植知识点

一、嵌入式Linux系统组成 zynq平台上的Linux系统由四部分组成：BOOT.bin、devicetree.dtb、uImage、uramdisk.image.gz。（1）BOOT.bin：启动引导程序，包括第一阶段引导程序(FSBL)和第二阶段引导程序（SSBL)，zynq平台上一般还需要一个system.bit文件，用于构建PL部分。（2）uImage：linux系统核心部分，... 阅读详情

2018-08-13 | 移植, Zynq

Vivado常见问题集锦

作者：NingHeChuan（宁河川）　对于电子工程师来说，很多电路设计仿真软件都是特别大的，安装下来一般都是上G，甚至几十G，而且win7的兼容性也是最好的，不愿意升级win10是因为麻烦，而且没有必要，对于很多的设计软件来说win10还没有完全兼容，而且还不停自动更新，时间很珍贵的，谁愿意浪费大把时间搞什么兼容性问题，而不是code or design。... 阅读详情

2018-08-10 | Vivado

SDSoc学习（四）：搭建包含AXI_GPIO的平台（解决找不到基地址的问题）

简介本篇博客大部分内容前三篇博客都已经包含了，此处重点叙述不同之处，主要对比Tcl命令的不同和解决SDSoc程序找不到基地址的问题。使用ZedBoard开发板，SDSoc 2017.4, Win10系统；此处通过AXI_GPIO点亮ZedBoard板子上连接在PL端的8个LED灯。 Tcl命令搭建平台的步骤在 SDSoc学习（二）中进行了较为详细的描述，... 阅读详情

2018-08-10 | ZedBoard, SDSoC

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。