技术 | FPGA 开发圈

SDSoc学习（四）：搭建包含AXI_GPIO的平台（解决找不到基地址的问题）

简介本篇博客大部分内容前三篇博客都已经包含了，此处重点叙述不同之处，主要对比Tcl命令的不同和解决SDSoc程序找不到基地址的问题。使用ZedBoard开发板，SDSoc 2017.4, Win10系统；此处通过AXI_GPIO点亮ZedBoard板子上连接在PL端的8个LED灯。 Tcl命令搭建平台的步骤在 SDSoc学习（二）中进行了较为详细的描述，... 阅读详情

2018-08-10 | ZedBoard, SDSoC

8个Python高效数据分析的技巧

作者 | Conor Dewey 编译 | 专知整理 | Yingying, Jiahui 不管是参加Kaggle比赛，还是开发一个深度学习应用，第一步总是数据分析，这篇文章介绍了8个使用Python进行数据分析的方法，不仅能够提升运行效率，还能够使代码更加“优美”。一行代码定义List 定义某种列表时，写For 循环过于麻烦，幸运的是，... 阅读详情

2018-08-10 | python, 高效数据分析

学会System Generator（9）——MCode调用MATLAB代码

本文是该系列的第9篇。FPGA设计中经常用到一些控制逻辑，如有限状态机（FSM），如果用各种block搭建一个FSM比较麻烦。System Generator支持调用MATLAB代码，通常可以编写MATLAB代码来实现FSM等控制逻辑，通过MCode block调用到System Generator设计中。本文将使用MATLAB代码设计一个FSM，对“1011”这个序列进行检测。... 阅读详情

2018-08-10 | Matlab, system-generator

用Python玩FPGA背后的故事

近日，想必各位科技爱好者的朋友圈都被一篇发表在第25届IEEE国际讨论会上，用Python开发FPGA的论文刷屏了吧，那么这是如何实现的呢？今天，就请各位看官和小编一起来了解一下，这个构想的实现基础——PYNQ。图为该篇论文

2018-08-09 | FPGA, python, 今日头条

突破功能安全设计的复杂性

作者：Paul S.Levy, 赛灵思功能安全系统高级工程师 “功能安全（Functional Safety）”研究的是机器发生故障或运行环境中断时如何降低其对人和设备造成的危害的方法和措施。试想一下，在刚刚结束的 2018年的足球世界杯（2018 FIFA）中，如果我们将这种研究应用到足球比赛中，裁判员就有能力和权力在他们觉得有犯规行为时暂停比赛。当然，... 阅读详情

2018-08-09 | 功能安全

SDSoc学习（三）：用户自定义开发板搭建平台

简介前段时间买了一块米联客的7010开发板，打算尝试为这块开发板搭建一个简单平台。用户自定义开发板与SDSoc直接支持的开发板的区别在于，直接支持的开发板已经根据板子上的硬件完成了一系列重要配置（如时钟、DDR型号），所以在为用户开发板搭建平台时，只需要根据该开发板的硬件实际情况进行相应的配置即可。这里先尝试着点亮一个直接连在MIO（MIO7）上的LED。... 阅读详情

2018-08-08 | Z-7010

1.定义　　FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。　　FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，... 阅读详情

2018-08-08 | 同步FIFO, 异步FIFO

基于Vivado HLS的一维离散卷积的高层次综合

前言利用vivado高层次综合工具可将C代码综合成HDL语言。本文将详细解析一维有限长离散卷积的例子，并分析综合结果。另外，vivado HLS的使用方法见笔者另一篇博文： http://xilinx.eetrend.com/blog/13178 本文不再赘述。维离散卷积原理一维离散卷积就是卷积核与输入序列值两两相乘再求和，公式为： x为输入序列，y为输出数据，... 阅读详情

2018-08-08 | Vivado HLS, 一维离散卷积, 高层次综合

PetaLinux 工具

PetaLinux 工具提供在 Xilinx 处理系统上定制、构建和调配嵌入式 Linux 解决方案所需的所有组件。理想适用于提升设计生产力，该解决方案与 Xilinx 硬件设计工具协同工作，为 Zynq® UltraScale+™ MPSoC、 Zynq®-7000 SoC、和 MicroBlaze™ 简化了 Linux 系统的开发。 PetaLinux 开发工具（主机） PetaLinux... 阅读详情

2018-08-07 | Petalinux

学会System Generator（8）——Reinterpret和Convert详解

本文是该系列的第8篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第7篇介绍了其中数据类型的选择与位宽截断的问题。本文将对其中使用到的Reinterpret和Convert模块进行详细介绍。模块功能概述数据转换，数据类型、位宽等问题都会影响到计算精度，对于设计者而言，需要考虑的就是相关影响是否可以接受，即是否会影响到实际的系统性能。... 阅读详情

2018-08-07 | system-generator

Matlab导出eps或jpg图片的四种方法

MATLAB是美国MathWorks公司出品的商业数学软件，用于算法开发、数据可视化、数据分析以及数值计算的高级技术计算语言和交互式环境。MATLAB和Mathematica、Maple并称为三大数学软件。它在数学类科技应用软件中在数值计算方面首屈一指。无论是做项目还是写论文，我们都会遇到把Matlab画的图形(默认为matlab自带的图像格式.fig)转换为其他格式并导出的问题。... 阅读详情

2018-08-07 | Matlab

用于汽车ADAS SoC的数据转换器IP

作者：Manuel Mota，Synopsys公司模拟IP部产品营销经理需要数据转换器的传感器应用涉及十分广泛的范围，例如用于识别不同发动机状态的温度传感器，或者支持汽车驾驶辅助系统（ADAS）的雷达/激光雷达等。涉及到数据转换器的其他应用还包括用于与其他车辆或固定网络进行通信的无线收发器。数据转换器IP（“模拟-数字”和“数字-模拟”）为汽车片上系统（SoC）提供了多种模拟传感器的接口。... 阅读详情

2018-08-07 | ADAS, 今日头条, 数据转换器IP

SDSoc学习（二）：搭建平台，使用EMIO点亮LED

简介这是学习SDSoc的第二个入门实验，通过EMIO点亮连接在PL上的8个LED。与上一个实验不一样，在这一个实验中，由于ZedBoard平台中没有使能EMIO，因此想直接通过SDSoc编写程序驱动MIO是不行的，所以这一个实验需要自己搭建包含EMIO的平台。我用的是ZedBoard开发板，SDSoc2017.4。第一步：搭建平台通过对官方资料的学习，... 阅读详情

2018-08-06 | LED, ZedBoard

学会System Generator（7）选择最佳数据类型

本文是该系列的第7篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程。不过仍然有些问题需要解决： 1. 如何选择一个最合适的数据类型（以最少资源达到性能需求）？ 2. 如何选择系统的输出位宽（保证信号不失真）？传统的HDL模型设计方法中，博主通常会用MATLAB进行仿真，确认位宽对数据量化的影响；或在Vivado中仿真，截取合适的滤波器输出位数。... 阅读详情

2018-08-06 | system-generator

Xilinx Vivado 硬件诊断（ ila和vio的使用）

作者：OpenS_Lee 1背景知识在我们的FPGA设计项目中，硬件的诊断和校验可能会占去超过30%—40%的FPGA开发时间，FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。 1.1 ILA(Integrated Logic Analyzer) FPGA设计中的信号连接到ILA核的时钟和探针输入如图1... 阅读详情

2018-08-03 | Vivado

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。