技术 | FPGA 开发圈

满足自驾车应用　嵌入式视觉诉求三低要素

作者：卢佳柔，新通讯 2018 年 9 月号 211 期《行家出手》自驾车商机诱人，驱动传统车厂与物联网厂商跨界抢进，更加速人工智能(AI)、先进驾驶辅助系统(ADAS)发展愈趋白热化。而嵌入式视觉也搭上AI与ADAS发展的顺风车，成为实现自驾车发展不可或缺的关键技术，为了要满足嵌入式视觉技术的灵活度，低延迟、低功耗与低成本的要素缺一不可。赛灵思(Xilinx)... 阅读详情

2018-08-27 | ADAS, 嵌入式视觉, 自动驾驶

深入理解阻塞和非阻塞赋值的区别

阻塞与非阻塞赋值的语言结构是Verilog语言中最难理解的概念之一。有这样的两个要点：（1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构； **（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。这样做的原因是：** 这是因为要使综合前仿真和综合后仿真一致的缘故。为了更好地理解上述要点，... 阅读详情

2018-08-27 | Verilog, 阻塞赋值

Zynq-7000 ARM端MIO的使用

作者：OpenSLee 1. 背景知识 Xilinx Zynq-7000 芯片的PS端MIO（multiuse I/O）所在位置如下图红色框所示。MIO（0:15）在bank0上，MIO（16:53）在bank1上。他们不需要管脚约束，既可以当做PS 端普通的IO也可以用做PS端SPI、I2C、CAN等总线。本节将使用MIO的GPIO功能实现LED流水灯。 2. MIO流水灯实验... 阅读详情

2018-08-27 | Zynq-7000

学会System Generator（12）——Black Box及配置文件详解

本文是该系列的第12篇，上一篇介绍了在System Generator设计中使用Black Box调用HDL代码的方法，并使用Simulink+Vivado Simulator进行了协同仿真。本文将对该block及其中涉及到的MATLAB配置文件作详细介绍。 HDL文件使用限制想在Black Box中导入HDL文件，Verilog/VHDL文件必须遵循以下限制：

2018-08-24 | Matlab, System Generator

同步FIFO的设计

作者：Kevin Zhang 本篇文章整理一下同步FIFO的实现。首先介绍一下FIFO的基础知识： fifo是 first input first output 的缩写，即先进先出队列，fifo一般用作不同时钟域的缓冲器。fifo根据读和写的时钟是否为同一时钟分为同步fifo和异步fifo。异步fifo相比同步fifo来说，设计更加复杂一点。本文中先讲同步fifo的一种设计方法。... 阅读详情

2018-08-24 | FIFO

Xilinx SDK 初学之——API函数笔记(timer相关函数)

初学Xilinx SDK的开发，下面记录使用到的API函数及自己的理解。若有误，还请指教。 1、XScuTimer_Config *XScuTimer_LookupConfig(u16 DeviceId)

2018-08-24 | API函数, Xilinx SDK

Zynq-7000 ARM端helloworld实验

作者：OpenSLee 1. 背景知识 Helloworld 实验总是各种编程语言的开始第一课，这里我们将使用xilinx zynq-7000芯片ARM端完成串口打印”Helloworld”实验，旨在体验一下zynq-7000 的开发流程，为以后的zynq-7000的开发打下基础。 2. Zynq-7000 HelloWord 本人使用的zynq-... 阅读详情

2018-08-23 | Helloworld, Zynq-7000

Vivado使用技巧（13）——CSV文件定义IO Ports

定义I/O Ports信息每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种： 1. RTL工程：完成了RTL设计后，打开一个设计（如综合后设计）并换到I/O Planning View Layout，Vivado会自动从设计中读取I/O端口导入到I/O Ports窗口中，进行后续设置。 2... 阅读详情

2018-08-23 | Vivado

Zynq串口调试中遇到的问题

作者：圆宵，来源：FPGA那点事儿串口是很常用的通信端口，其速率比较慢，控制也比较简单，一般来说，使用时不会出现太大的问题。但笔者前一阵调试一块zynq的板子，用CPU通过串口和板卡上的一款芯片进行通信时，却也碰到了不大不小的麻烦。现在把解决问题的过程分享出来，虽然犯的都是很low的错误，但是也希望能对读者有一些借鉴。整个系统中，涉及串口通信的部分大概是这样的：... 阅读详情

2018-08-22 | 串口调试, Zynq

用于高功率机器视觉闪光灯的 LED 驱动器

作者：Keith Szolusha 和 Kyle Lawrence 机器视觉系统使用非常短的强光闪烁来产生用于各种数据处理应用的高速图像。例如，快速移动的传送带通过机器视觉系统进行快速标签和缺陷检测。红外和激光LED闪光灯常用于近程和运动检测机器视觉。安全系统发出高速、难以察觉的LED闪光灯来检测运动，捕获和存储安全影像。所有这些系统都存在的一个挑战，即产生非常高的电流和短时间（微秒）... 阅读详情

2018-08-22 | LED驱动器, 机器视觉

Zynq中纯PL编程

没接触zynq之前，只用过FPGA，在FPGA中用verilog编程简单明了，后来稍微学习过一点nios ii，就在FPGA中也用过一点点nios ii。所以在刚接触zynq的时候，我就感觉zynq跟altera的FPGA和nios ii的编程肯定会有一些相似的地方。学习zynq的时候，一开始我就想弄清楚三个问题，第一zynq中怎么使用纯PL（programmable logic）部分？（... 阅读详情

2018-08-22 | Zynq

Vivado HLS 入门（二）

作者：OpenS_Lee 1 概述 Vivado HLS 是 Xilinx 提供的一个工具，是 Vivado Design Suite 的一部分，能把基于 C 的设计（C、C++ 或 SystemC）转换成在 Xilinx 全可编程芯片上实现用的 RTL 设计文件（VHDL/Verilog 或 SystemC）。 1.1 vivado hls 的设计流程图1 vivado... 阅读详情

2018-08-21 | Vivado HLS

Xilinx SDK 初学之——PS对PL寄存器的读写控制

对于FPGA编程时的v文件中的寄存器，在SDK编程时需要一些读写操作，以实现PS与PL部分的信息交换。下面用一具体例子记录所需要的步骤。如若有误请指正。首先需要将v文件代码封装为带有AXI总线的IP，才能实现PS与PL的通信。步骤如下： 1、vivado中打开工程，Tools->Create and Package IP，下一步; 2、选择封装带有AXI4总线的，如下图： 3、... 阅读详情

2018-08-21 | Xilinx-SDK

Vivado使用技巧（12）——设置DCI与内部参考电压

DCI与内部参考电压 Xilinx FPGA提供了DCI（Digitally Controlled Impedance）技术，包括两个功能：（1）.控制驱动器的输出阻抗；（2）.为驱动器或发送器添加一个并行端接，在传输线上得到精确的特征阻抗匹配，以提高信号完整性。DCI会主动调整I/O bank内的阻抗，以调整放在VRN和VRP管脚之间的外部精准参考电阻，这样可以补偿由于工艺变化、... 阅读详情

2018-08-21 | DCI技术, Vivado

FPGA中有符号数和无符号数的加法运算

FPGA中有符号数和无符号数的加法运算首先定义一个B比特的二进制数： verilog HDL表示正数就按一般的规则即可，这里主要讲如何表示负数？无符号数将（1）转换成十进制为：有符号数有符号数则指所有二进制数均是补码形式的整数。首先声明端口时增加signed关键字即可。对于B比特的二进制数据，装换成十进制数为：

2018-08-20 | 加法运算

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer